JPH04283500A - Ｒａｍの動作監視回路 - Google Patents
Ｒａｍの動作監視回路Info
- Publication number
- JPH04283500A JPH04283500A JP3047131A JP4713191A JPH04283500A JP H04283500 A JPH04283500 A JP H04283500A JP 3047131 A JP3047131 A JP 3047131A JP 4713191 A JP4713191 A JP 4713191A JP H04283500 A JPH04283500 A JP H04283500A
- Authority
- JP
- Japan
- Prior art keywords
- data
- port
- ram
- check pattern
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はｎ本のポートと、１本の
予備ポートを有するＲＡＭの動作状態を監視する回路に
関する。ディジタル回路においては、入力データを一旦
ＲＡＭに書き込み、そのデータを所定のクロックで読み
出すことによるクロックの乗り換えがしばしば行われる
。
予備ポートを有するＲＡＭの動作状態を監視する回路に
関する。ディジタル回路においては、入力データを一旦
ＲＡＭに書き込み、そのデータを所定のクロックで読み
出すことによるクロックの乗り換えがしばしば行われる
。
【０００２】このようなＲＡＭを使用した機器の信頼度
を維持するためには、機器が動作状態のままで、ＲＡＭ
が正常に動作しているか否かのチェック行う機能が必要
であり、チェックパターンをＲＡＭに書き込み、その読
み出したチェックパターンとを比較することにより、Ｒ
ＡＭが正常に動作している否かを監視する監視回路が要
求されている。
を維持するためには、機器が動作状態のままで、ＲＡＭ
が正常に動作しているか否かのチェック行う機能が必要
であり、チェックパターンをＲＡＭに書き込み、その読
み出したチェックパターンとを比較することにより、Ｒ
ＡＭが正常に動作している否かを監視する監視回路が要
求されている。
【０００３】
【従来の技術】図４は従来例を説明する図を示す。図中
の１１は３つのポートＤｉ（ｉ＝１〜３）をもつＲＡＭ
であり、６１Ａはパリティ計数回路、６２Ａはパリティ
チェック回路、Ｂｉ（ｉ＝１〜３）は３ステートバッフ
ァである。
の１１は３つのポートＤｉ（ｉ＝１〜３）をもつＲＡＭ
であり、６１Ａはパリティ計数回路、６２Ａはパリティ
チェック回路、Ｂｉ（ｉ＝１〜３）は３ステートバッフ
ァである。
【０００４】図において、Ｄ１、Ｄ２がデータを入出力
するポートであり、Ｄ３を予備ポートとして使用してい
る。書き込み時には、入力データＤＩ１、ＤＩ２のパリ
ティをパリティ計数回路６１Ａで計数し、その結果を予
備ポートＤ３に書き込む。３ステートバッファＢｉは、
ライトイネーブル信号ＷＥで「オン」となり、入力デー
タＤＩ１、ＤＩ２およびパリティ計数回路６１Ａの出力
を、ＲＡＭ１１のポートＤｉに書き込む動作を行うもの
である。
するポートであり、Ｄ３を予備ポートとして使用してい
る。書き込み時には、入力データＤＩ１、ＤＩ２のパリ
ティをパリティ計数回路６１Ａで計数し、その結果を予
備ポートＤ３に書き込む。３ステートバッファＢｉは、
ライトイネーブル信号ＷＥで「オン」となり、入力デー
タＤＩ１、ＤＩ２およびパリティ計数回路６１Ａの出力
を、ＲＡＭ１１のポートＤｉに書き込む動作を行うもの
である。
【０００５】読み出し時には、ＲＡＭ１１のポートＤ１
、Ｄ２からデータを読み出して、そのパリティをパリテ
ィチェック回路６２Ａで計数するとともに、ＲＡＭ１１
のポートＤ３に書き込みまれている書き込み時に計数し
たパリティを読み出し、一致しているか否かをチェック
することにより、ＲＡＭ１１の正常性をチェックしてい
る。
、Ｄ２からデータを読み出して、そのパリティをパリテ
ィチェック回路６２Ａで計数するとともに、ＲＡＭ１１
のポートＤ３に書き込みまれている書き込み時に計数し
たパリティを読み出し、一致しているか否かをチェック
することにより、ＲＡＭ１１の正常性をチェックしてい
る。
【０００６】
【発明が解決しようとする課題】上述のＲＡＭの正常性
のチェックは、入力時に書き込みデータのパリティを計
数し、それを予備ポートに書き込んでおき、出力時には
読み出したデータのパリティを計数し、入出力時のパリ
ティ計数結果が一致しているか否かにより行っている。
のチェックは、入力時に書き込みデータのパリティを計
数し、それを予備ポートに書き込んでおき、出力時には
読み出したデータのパリティを計数し、入出力時のパリ
ティ計数結果が一致しているか否かにより行っている。
【０００７】このようなパリティチェックによる動作確
認では、エラーが奇数ビット発生したときは、パリティ
エラーとして検出できるが、エラーが偶数ビット発生し
たときにはパリティ計数結果が反転しないので、パリテ
ィエラーとして検出することができない。
認では、エラーが奇数ビット発生したときは、パリティ
エラーとして検出できるが、エラーが偶数ビット発生し
たときにはパリティ計数結果が反転しないので、パリテ
ィエラーとして検出することができない。
【０００８】本発明は、装置運用中にＲＡＭの動作チェ
ックが可能であり、且つパリティ計数結果に反映されな
いエラーが発生したときでも、エラー検出することがで
きるＲＡＭの動作監視回路を実現しようとする。
ックが可能であり、且つパリティ計数結果に反映されな
いエラーが発生したときでも、エラー検出することがで
きるＲＡＭの動作監視回路を実現しようとする。
【０００９】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０はｎ本のポートＤ
ｉ（ｉ＝１〜ｎ）と１本の予備ポートＤＳを有するＲＡ
Ｍであり、２０はチェックパターン発生するチェックパ
ターン発生手段であり、３ｉは入力データＤＩｉの中の
１本のデータとチェックパターンとを入力とし、そのい
ずれかをＲＡＭ１０のポートＤｉに書き込むデータとし
て選択し出力する第１の選択手段であり、４０はｎ本の
入力データＤＩｉとチェックパターンとを入力とし、Ｒ
ＡＭ１０の予備ポートＤＳに書き込むデータを選択し出
力する第２の選択手段である。
明するブロック図である。図中の１０はｎ本のポートＤ
ｉ（ｉ＝１〜ｎ）と１本の予備ポートＤＳを有するＲＡ
Ｍであり、２０はチェックパターン発生するチェックパ
ターン発生手段であり、３ｉは入力データＤＩｉの中の
１本のデータとチェックパターンとを入力とし、そのい
ずれかをＲＡＭ１０のポートＤｉに書き込むデータとし
て選択し出力する第１の選択手段であり、４０はｎ本の
入力データＤＩｉとチェックパターンとを入力とし、Ｒ
ＡＭ１０の予備ポートＤＳに書き込むデータを選択し出
力する第２の選択手段である。
【００１０】また、５０はポートＤｉから読み出したデ
ータを入力とし、チェックパターンを書き込んだポート
Ｄｊのデータを選択して出力する第３の選択手段であり
、６０は第３の選択手段５０の出力と、チェックパター
ン発生手段２０で発生したチェックパターンとを比較す
るデータ比較手段であり、７ｉはポートＤｉからのデー
タを出力するための第４の選択手段であり、チェックパ
ターン発生手段２０で発生したチェックパターンとポー
トＤｊに書き込んだチェックパターンを読み出したデー
タとを比較することによりＲＡＭの正常動作を監視する
。
ータを入力とし、チェックパターンを書き込んだポート
Ｄｊのデータを選択して出力する第３の選択手段であり
、６０は第３の選択手段５０の出力と、チェックパター
ン発生手段２０で発生したチェックパターンとを比較す
るデータ比較手段であり、７ｉはポートＤｉからのデー
タを出力するための第４の選択手段であり、チェックパ
ターン発生手段２０で発生したチェックパターンとポー
トＤｊに書き込んだチェックパターンを読み出したデー
タとを比較することによりＲＡＭの正常動作を監視する
。
【００１１】
【作用】ＲＡＭ１０のポートＤｉ（ｉ＝１〜ｎ）には、
入力データＤＩｉとチェックパターンを入力として、そ
の何れかを出力する第１のセレクタ３ｉが接続されてい
る。
入力データＤＩｉとチェックパターンを入力として、そ
の何れかを出力する第１のセレクタ３ｉが接続されてい
る。
【００１２】ここで、第１のセレクタ３ｉの中の１つが
、チェックパターンを選択して出力し（チェックパター
ンを選択して出力した第１のセレクタを３ｊとする）、
ポートＤｊにチェックパターンを書き込む。
、チェックパターンを選択して出力し（チェックパター
ンを選択して出力した第１のセレクタを３ｊとする）、
ポートＤｊにチェックパターンを書き込む。
【００１３】その他の第１のセレクタ３ｉ（ｉ＝１〜ｎ
でｊを除く）は入力データＤＩｉをそのまま出力し、Ｒ
ＡＭ１０のポートＤｉに書き込む。このとき、予備ポー
トＤＳには第２のセレクタ４０により、入力データＤＩ
ｊを書き込む。
でｊを除く）は入力データＤＩｉをそのまま出力し、Ｒ
ＡＭ１０のポートＤｉに書き込む。このとき、予備ポー
トＤＳには第２のセレクタ４０により、入力データＤＩ
ｊを書き込む。
【００１４】読み出し時には、ポートＤｉおよびＤＳよ
り読み出したデータを第３のセレクタ５０に入力し、そ
の中からチェックパターンを書き込んだポートＤｊのデ
ータを選択してデータ比較手段６０の一方の入力端子に
入力する。データ比較手段６０の他方の入力端子には、
チェックパターン発生手段２０で発生したチェックパタ
ーンを入力し、両者を比較することによりポートＤｊの
正常動作を確認できる。このようにして、ｊを１からｎ
まで順次選択して（Ｓを含む）チェックを行うことによ
り、全ポートの動作を確認することができる。
り読み出したデータを第３のセレクタ５０に入力し、そ
の中からチェックパターンを書き込んだポートＤｊのデ
ータを選択してデータ比較手段６０の一方の入力端子に
入力する。データ比較手段６０の他方の入力端子には、
チェックパターン発生手段２０で発生したチェックパタ
ーンを入力し、両者を比較することによりポートＤｊの
正常動作を確認できる。このようにして、ｊを１からｎ
まで順次選択して（Ｓを含む）チェックを行うことによ
り、全ポートの動作を確認することができる。
【００１５】ここで、出力データとしては、ポートＤｊ
以外の出力は第４のセレクタ７ｉをとおしてそのまま出
力し、ポートＤｊに対応する出力データはポートＤＳか
ら読み出したデータを第４のセレクタ７ｊで選択して出
力する。
以外の出力は第４のセレクタ７ｉをとおしてそのまま出
力し、ポートＤｊに対応する出力データはポートＤＳか
ら読み出したデータを第４のセレクタ７ｊで選択して出
力する。
【００１６】
【実施例】図２は本発明の実施例を説明する図である。
図２は図１の原理図で説明したＲＡＭ１０として、ポー
トＤ１、Ｄ２と予備ポートＤＳを有するＲＡＭ１１、チ
ェックパターン発生手段２０としてセレクタ２１、第１
の選択手段３ｉとしてセレクタ３１Ａ、３２Ａ、と３ス
テートバッファＢ１、Ｂ２、第２の選択手段４０として
セレクタ４１と３ステートバッファＢ３、第３の選択手
段５０としてセレクタ５１、データ比較手段６０として
排他的否定論理和回路（以下ＥＸ−ＮＯＲ回路と称する
）６１、第４の選択手段７ｉとしてセレクタ７１Ａ、７
２Ａから構成した例である。
トＤ１、Ｄ２と予備ポートＤＳを有するＲＡＭ１１、チ
ェックパターン発生手段２０としてセレクタ２１、第１
の選択手段３ｉとしてセレクタ３１Ａ、３２Ａ、と３ス
テートバッファＢ１、Ｂ２、第２の選択手段４０として
セレクタ４１と３ステートバッファＢ３、第３の選択手
段５０としてセレクタ５１、データ比較手段６０として
排他的否定論理和回路（以下ＥＸ−ＮＯＲ回路と称する
）６１、第４の選択手段７ｉとしてセレクタ７１Ａ、７
２Ａから構成した例である。
【００１７】上述の回路において、セレクタ２１はＲＡ
Ｍ１１のアドレスを利用して、１フレーム目は、奇数ア
ドレス時「０」、偶数アドレス時「１」、２フレーム目
は、奇数アドレス時「１」、偶数アドレス時「０」を出
力するようにしている。
Ｍ１１のアドレスを利用して、１フレーム目は、奇数ア
ドレス時「０」、偶数アドレス時「１」、２フレーム目
は、奇数アドレス時「１」、偶数アドレス時「０」を出
力するようにしている。
【００１８】図３は本発明の実施例のチェック動作を説
明する図であり、ポートＤ１をチェックする例でその動
作を説明する（フレーム１の列）。セレクタ３１Ａの制
御信号■は「１」であるのでチェックパターンを選択し
、セレクタ３２Ａの制御信号■は「０」であるので入力
データＤＩ２を選択し、セレクタ４１の制御信号■■は
「０」、「０」であるので入力データＤＩ１を選択する
。選択された信号はライトイネーブル信号ＷＥにより、
３ステートバッファＢ１〜Ｂ３を通過して、ポートＤ１
、Ｄ２、ＤＳに書き込まれる。
明する図であり、ポートＤ１をチェックする例でその動
作を説明する（フレーム１の列）。セレクタ３１Ａの制
御信号■は「１」であるのでチェックパターンを選択し
、セレクタ３２Ａの制御信号■は「０」であるので入力
データＤＩ２を選択し、セレクタ４１の制御信号■■は
「０」、「０」であるので入力データＤＩ１を選択する
。選択された信号はライトイネーブル信号ＷＥにより、
３ステートバッファＢ１〜Ｂ３を通過して、ポートＤ１
、Ｄ２、ＤＳに書き込まれる。
【００１９】読み出し時には、ポートＤ１、Ｄ２、ＤＳ
より読み出されたデータをセレクタ５１に入力する。セ
レクタ５１の制御信号■、■は「０」、「０」であるの
でポートＤ１から読み出したデータを出力する。
より読み出されたデータをセレクタ５１に入力する。セ
レクタ５１の制御信号■、■は「０」、「０」であるの
でポートＤ１から読み出したデータを出力する。
【００２０】このポートＤ１から読み出したデータとセ
レクタ２１から出力したチェックパターンとを比較して
、不一致の場合はＥＸ−ＮＯＲ回路６１より検出出力Ａ
ＬＭとして「０」を出力する。
レクタ２１から出力したチェックパターンとを比較して
、不一致の場合はＥＸ−ＮＯＲ回路６１より検出出力Ａ
ＬＭとして「０」を出力する。
【００２１】このとき入力データＤＩ１はポートＤＳに
書き込まれているので、セレクタ７１Ａにより、ポート
ＤＳのデータを選択して出力し、入力データＤＩ２はポ
ートＤ２に書き込まれているので、セレクタ７２Ａによ
り、ポートＤ２のデータを出力する。
書き込まれているので、セレクタ７１Ａにより、ポート
ＤＳのデータを選択して出力し、入力データＤＩ２はポ
ートＤ２に書き込まれているので、セレクタ７２Ａによ
り、ポートＤ２のデータを出力する。
【００２２】次いで、図３に示すフレーム３〜フレーム
６に示す各セレクタの設定により、ポートＤ２、ＤＳの
動作チェックを行うことができる。（図中の×印は「０
」、「１」何れであっても差支えないことを意味する。 ）上述の実施例では、ポートをＤ１、Ｄ２およびＤＳの
３ポートとしたが、４ポート以上になっても、同様にし
て全ポートの動作チェックを行うことができる。
６に示す各セレクタの設定により、ポートＤ２、ＤＳの
動作チェックを行うことができる。（図中の×印は「０
」、「１」何れであっても差支えないことを意味する。 ）上述の実施例では、ポートをＤ１、Ｄ２およびＤＳの
３ポートとしたが、４ポート以上になっても、同様にし
て全ポートの動作チェックを行うことができる。
【００２３】また、データ比較手段６０としてＥＸ−Ｎ
ＯＲ回路６１を使用したので、データ不一致のとき「０
」を出力したが、ＥＸ−ＯＲ回路を使用することにより
データ不一致のとき「１」を出力することも可能である
。
ＯＲ回路６１を使用したので、データ不一致のとき「０
」を出力したが、ＥＸ−ＯＲ回路を使用することにより
データ不一致のとき「１」を出力することも可能である
。
【００２４】
【発明の効果】本発明によれば、ＲＡＭの動作チェック
を行うとき、１つのポートのデータを予備ポートに書き
込んでおき、そのポートにはチェックパターンを書き込
み、そのデータを読み出してチェックパターンと比較す
ることにより、装置の運用中にＲＡＭの動作チェックが
可能であり、且つパリティエラーとならないエラーも検
出することができる。
を行うとき、１つのポートのデータを予備ポートに書き
込んでおき、そのポートにはチェックパターンを書き込
み、そのデータを読み出してチェックパターンと比較す
ることにより、装置の運用中にＲＡＭの動作チェックが
可能であり、且つパリティエラーとならないエラーも検
出することができる。
【図１】 本発明の原理を説明するブロック図
【図２
】 本発明の実施例を説明する図
】 本発明の実施例を説明する図
【図３】 本発明
の実施例のチェック動作を説明する図
の実施例のチェック動作を説明する図
【図４】 従来
例を説明する図
例を説明する図
１０、１１ ＲＡＭ ２
０ チェックパターン発生手段 ２１、３１Ａ、３２Ａ、４１、５１、７１Ａ、７２Ａ
セレクタ ３ｉ 第１の選択手段 ４０
第２の選択手段 ５０ 第３の選択手段 ６０
データ比較手段 ６１ ＥＸ−ＮＯＲ回路 ６１Ａ
パリティ計数回路 ６２Ａ パリティチェック回路 ７ｉ 第４
の選択手段 Ｂ１〜Ｂ３ ３ステートバッファ
０ チェックパターン発生手段 ２１、３１Ａ、３２Ａ、４１、５１、７１Ａ、７２Ａ
セレクタ ３ｉ 第１の選択手段 ４０
第２の選択手段 ５０ 第３の選択手段 ６０
データ比較手段 ６１ ＥＸ−ＮＯＲ回路 ６１Ａ
パリティ計数回路 ６２Ａ パリティチェック回路 ７ｉ 第４
の選択手段 Ｂ１〜Ｂ３ ３ステートバッファ
Claims (1)
- 【請求項１】 ｎ本のポート（Ｄｉ、ｉ＝１〜ｎ）と
、１本の予備ポート（ＤＳ）を有するＲＡＭ（１０）の
動作状態を監視する回路であって、チェックパターン発
生するチェックパターン発生手段（２０）と、入力デー
タ（ＤＩｉ）の中の１本のデータとチェックパターンと
を入力とし、そのいずれかを前記ＲＡＭ（１０）のポー
ト（Ｄｉ）に書き込むデータとして選択し出力する第１
の選択手段（３ｉ）と、ｎ本の入力データ（ＤＩｉ）と
チェックパターンとを入力とし、前記ＲＡＭ（１０）の
予備ポート（ＤＳ）に書き込むデータを選択し出力する
第２の選択手段（４０）と、前記ポート（Ｄｉ）から読
み出したデータを入力とし、チェックパターンを書き込
んだポート（Ｄｊ）のデータを選択し出力する第３の選
択手段（５０）と、前記第３の選択手段（５０）の出力
と、前記チェックパターン発生手段（２０）で発生した
チェックパターンとを比較するデータ比較手段（６０）
と、読み出したデータを出力するための第４の選択手段
（７ｉ）とを備えたことを特徴とするＲＡＭの動作監視
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3047131A JPH04283500A (ja) | 1991-03-13 | 1991-03-13 | Ｒａｍの動作監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3047131A JPH04283500A (ja) | 1991-03-13 | 1991-03-13 | Ｒａｍの動作監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04283500A true JPH04283500A (ja) | 1992-10-08 |
Family
ID=12766582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3047131A Withdrawn JPH04283500A (ja) | 1991-03-13 | 1991-03-13 | Ｒａｍの動作監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04283500A (ja) |
-
1991
- 1991-03-13 JP JP3047131A patent/JPH04283500A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |