JPH0379875B2 - - Google Patents
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- JPH0379875B2 JPH0379875B2 JP61229533A JP22953386A JPH0379875B2 JP H0379875 B2 JPH0379875 B2 JP H0379875B2 JP 61229533 A JP61229533 A JP 61229533A JP 22953386 A JP22953386 A JP 22953386A JP H0379875 B2 JPH0379875 B2 JP H0379875B2
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- Japan
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- layer
- resistor
- superconductor
- wiring
- film
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
〔概要〕
ジヨセフソン集積回路の抵抗体の製造方法であ
つて、絶縁膜を形成した半導体基板上に抵抗体と
この抵抗体とエツチング速度の異なる超伝導体層
を同一真空糟内で連続的に積層形成後、この超伝
導体層と抵抗体層を所定のパターンにエツチング
する。
つて、絶縁膜を形成した半導体基板上に抵抗体と
この抵抗体とエツチング速度の異なる超伝導体層
を同一真空糟内で連続的に積層形成後、この超伝
導体層と抵抗体層を所定のパターンにエツチング
する。
次いでこの超伝導体層と同一の材料よりなる配
線用の超伝導体層を被着し、この配線用超伝導体
層、およびその下の超伝導体層を抵抗体層の表面
が露出する迄エツチングすることで、抵抗体層と
配線用超伝導体層の間の接触抵抗を無くし、かつ
抵抗体層とその上に形成する超伝導体層とを、エ
ツチング速度の異なる材料を用いることでガスエ
ツチングで容易に抵抗体の形状が高精度に得られ
るようにしたもの。
線用の超伝導体層を被着し、この配線用超伝導体
層、およびその下の超伝導体層を抵抗体層の表面
が露出する迄エツチングすることで、抵抗体層と
配線用超伝導体層の間の接触抵抗を無くし、かつ
抵抗体層とその上に形成する超伝導体層とを、エ
ツチング速度の異なる材料を用いることでガスエ
ツチングで容易に抵抗体の形状が高精度に得られ
るようにしたもの。
本発明は半導体装置の製造方法に係り、特にジ
ヨセフソン集積回路の抵抗体の製造方法に関す
る。
ヨセフソン集積回路の抵抗体の製造方法に関す
る。
絶縁膜を形成した半導体基板上に、ジヨセフソ
ン接合、抵抗体および超伝導体配線層を設けたジ
ヨセフソン集積回路は、極低温時に於いて超高速
性、低消費電力で動作するため、電子計算機に用
いる素子として注目されている。
ン接合、抵抗体および超伝導体配線層を設けたジ
ヨセフソン集積回路は、極低温時に於いて超高速
性、低消費電力で動作するため、電子計算機に用
いる素子として注目されている。
このようなジヨセフソン集積回路に用いる抵抗
体としては、超伝導体配線層との接触部分に於け
る接触抵抗の低下、およびこの抵抗体が高精度に
工程を簡略化した状態で所定のパターンに形成さ
れることが要望されている。
体としては、超伝導体配線層との接触部分に於け
る接触抵抗の低下、およびこの抵抗体が高精度に
工程を簡略化した状態で所定のパターンに形成さ
れることが要望されている。
従来のこのようなジヨセフソン集積回路の抵抗
体の製造方法に付いて第２図ａより第２図ｆ迄を
用いて説明する。
体の製造方法に付いて第２図ａより第２図ｆ迄を
用いて説明する。
第２図ａに示すように、Si基板１上にSiO2膜
よりなる絶縁膜２を形成後、その上に抵抗体とし
てのモリブデン（Mo）膜よりなる抵抗体層３
を、スパツタ法を用いて形成する。
よりなる絶縁膜２を形成後、その上に抵抗体とし
てのモリブデン（Mo）膜よりなる抵抗体層３
を、スパツタ法を用いて形成する。
次いで第２図ｂに示すように、該抵抗体層３上
に所定パターンのレジスト膜４を形成後、このレ
ジスト膜４をマスクとして用い、四弗化炭素
（CH4）ガスと酸素ガスの混合ガスで、酸素ガス
が全体の容量の５％添加されたガスを反応ガスと
して用いた、リアクテイブイオンエツチング（以
下RIE法と称する）法を用いてMo膜３を所定の
パターンにエツチングする。
に所定パターンのレジスト膜４を形成後、このレ
ジスト膜４をマスクとして用い、四弗化炭素
（CH4）ガスと酸素ガスの混合ガスで、酸素ガス
が全体の容量の５％添加されたガスを反応ガスと
して用いた、リアクテイブイオンエツチング（以
下RIE法と称する）法を用いてMo膜３を所定の
パターンにエツチングする。
次いで第２図ｃに示すように、前記したレジス
ト膜４を除去した後、前記所定のパターンに形成
された抵抗体層３を含む基板１上に所定パターン
のレジスト膜５を形成する。
ト膜４を除去した後、前記所定のパターンに形成
された抵抗体層３を含む基板１上に所定パターン
のレジスト膜５を形成する。
このレジスト膜５は、抵抗体層３が、後の工程
で超伝導体の配線層と接続される箇所を被覆する
ように設ける。
で超伝導体の配線層と接続される箇所を被覆する
ように設ける。
更に該基板にSiO膜より成る保護膜６を蒸着に
より形成する。この保護膜６は後の工程で超伝導
体の配線層をエツチングする際に、抵抗体となる
Mo膜３の表面を損傷しないようにするための保
護膜として設ける。
より形成する。この保護膜６は後の工程で超伝導
体の配線層をエツチングする際に、抵抗体となる
Mo膜３の表面を損傷しないようにするための保
護膜として設ける。
次いでリフトオフ法によりレジスト膜５を除去
すると共に、その上の不要なSiO膜６をも除去す
る。
すると共に、その上の不要なSiO膜６をも除去す
る。
次いで第２図ｄに示すように、保護膜６が被覆
されていない抵抗体層３の部分は、後の工程で超
伝導体より成る配線層が接続される箇所であるの
で、その部分をArガスを用いてスパツタリング
を行いその抵抗体層３の表面に形成されている酸
化膜等を除去する。
されていない抵抗体層３の部分は、後の工程で超
伝導体より成る配線層が接続される箇所であるの
で、その部分をArガスを用いてスパツタリング
を行いその抵抗体層３の表面に形成されている酸
化膜等を除去する。
次いで第２図ｅに示すように、該基板上にニオ
ブ（Nb）より成る配線用超伝導体層７を形成後、
抵抗体層３を所定のパターンに形成するためのマ
スクとなるレジスト膜８を所定のパターンに形成
して被覆する。
ブ（Nb）より成る配線用超伝導体層７を形成後、
抵抗体層３を所定のパターンに形成するためのマ
スクとなるレジスト膜８を所定のパターンに形成
して被覆する。
次いで第２図ｆに示すように、前記したレジス
ト膜８をマスクとして用いてRIE法により配線用
の超伝導体層７を所定のパターンに形成してジヨ
セフソン集積回路の抵抗体を製造していた。
ト膜８をマスクとして用いてRIE法により配線用
の超伝導体層７を所定のパターンに形成してジヨ
セフソン集積回路の抵抗体を製造していた。
然し、従来のジヨセフソン集積回路の抵抗体の
製造に於いては、その上に形成される超伝導体の
配線層との接触領域の酸化膜を除去するための
Arガスのスパツタエツチングを行う際のSiOより
成る保護膜６や、配線層７を所定のパターンに形
成する際のRIE法に於いて、抵抗体層３の表面が
損傷されないようにするための保護膜としての
SiO膜６を形成する余分な工程が必要で、この工
程を行うために基板を真空糟より取り出して、別
個の真空糟に移動される間に、その抵抗体層３の
表面が空気に曝されて酸化する問題が生じる。
製造に於いては、その上に形成される超伝導体の
配線層との接触領域の酸化膜を除去するための
Arガスのスパツタエツチングを行う際のSiOより
成る保護膜６や、配線層７を所定のパターンに形
成する際のRIE法に於いて、抵抗体層３の表面が
損傷されないようにするための保護膜としての
SiO膜６を形成する余分な工程が必要で、この工
程を行うために基板を真空糟より取り出して、別
個の真空糟に移動される間に、その抵抗体層３の
表面が空気に曝されて酸化する問題が生じる。
本発明は上記した問題点を除去し、抵抗体層と
超伝導体層との接触部分で酸化膜が形成されない
ようにし、かつ抵抗体層の表面を保護する保護膜
のような余分な工程を必要としなくて、抵抗体層
が所定のパターンに高精度に、工程を簡略化した
状態で得られるようにしたジヨセフソン集積回路
の抵抗体の提供を目的とする。
超伝導体層との接触部分で酸化膜が形成されない
ようにし、かつ抵抗体層の表面を保護する保護膜
のような余分な工程を必要としなくて、抵抗体層
が所定のパターンに高精度に、工程を簡略化した
状態で得られるようにしたジヨセフソン集積回路
の抵抗体の提供を目的とする。
本発明のジヨセフソン集積回路の抵抗体の製造
方法は、絶縁膜を形成した半導体基板上に抵抗体
層と、該抵抗体層とエツチング速度の異なる超伝
導体層を連続的に積層形成する工程、 該超伝導体層の上に所定のパターンのレジスト
膜を形成後、該レジスト膜をマスクとして超伝導
体層および抵抗体層を所定のパターンにエツチン
グする工程、 前記レジスト膜を除去後、所定のパターンに形
成された超伝導体層と抵抗体層上に配線用の超伝
導体層を被着形成する工程、 該配線用の超伝導体層上に所定パターンのレジ
スト膜を形成後、該レジスト膜をマスクとして配
線用の超伝導体層、並びにその下の所定パターン
に形成された超伝導体層をエツチングして配線用
の超伝導体層と接続された抵抗体を形成する。
方法は、絶縁膜を形成した半導体基板上に抵抗体
層と、該抵抗体層とエツチング速度の異なる超伝
導体層を連続的に積層形成する工程、 該超伝導体層の上に所定のパターンのレジスト
膜を形成後、該レジスト膜をマスクとして超伝導
体層および抵抗体層を所定のパターンにエツチン
グする工程、 前記レジスト膜を除去後、所定のパターンに形
成された超伝導体層と抵抗体層上に配線用の超伝
導体層を被着形成する工程、 該配線用の超伝導体層上に所定パターンのレジ
スト膜を形成後、該レジスト膜をマスクとして配
線用の超伝導体層、並びにその下の所定パターン
に形成された超伝導体層をエツチングして配線用
の超伝導体層と接続された抵抗体を形成する。
本発明は抵抗体層の上に該抵抗体層とは同一の
エツチングガスによつて侵されない超伝導体層を
連続的に真空糟より出し入れしない状態で連続的
に成膜し、この超伝導体層の一部に超伝導体配線
層を形成することで、配線層と抵抗体層との接触
抵抗を無くする。
エツチングガスによつて侵されない超伝導体層を
連続的に真空糟より出し入れしない状態で連続的
に成膜し、この超伝導体層の一部に超伝導体配線
層を形成することで、配線層と抵抗体層との接触
抵抗を無くする。
また超伝導体配線層と抵抗体層とは同一のエツ
チングガスを用いた時に、エツチング速度の異な
る材料を用いているので、超伝導体配線層を所定
のパターンにエツチングする際に抵抗体層の表面
を損傷しない状態で、エツチングできるので、抵
抗体層の表面にエツチングの際の保護膜を形成す
るような余分な工程を必要としないで簡略化され
た工程で、抵抗体層が所定の形状に高精度に形成
できる。
チングガスを用いた時に、エツチング速度の異な
る材料を用いているので、超伝導体配線層を所定
のパターンにエツチングする際に抵抗体層の表面
を損傷しない状態で、エツチングできるので、抵
抗体層の表面にエツチングの際の保護膜を形成す
るような余分な工程を必要としないで簡略化され
た工程で、抵抗体層が所定の形状に高精度に形成
できる。
以下、図面を用いて本発明の一実施例につき詳
細に説明する。
細に説明する。
第１図ａに示すように、スパツタ法を用いて形
成したSiO2膜、或いは蒸着法を用いて形成した
SiO膜のような絶縁膜１２を有するSi基板１１上
に、厚さが10nm（ナノメータ）程度の、アルミニ
ウム（Al）、或いはチタン（Ti）等よりなる抵抗
体層１３、および厚さが10nmのNbよりなる超伝
導体層１４を同一の真空糟を用いて、真空を破る
ことなく連続的にスパツタ法を用いて成膜する。
成したSiO2膜、或いは蒸着法を用いて形成した
SiO膜のような絶縁膜１２を有するSi基板１１上
に、厚さが10nm（ナノメータ）程度の、アルミニ
ウム（Al）、或いはチタン（Ti）等よりなる抵抗
体層１３、および厚さが10nmのNbよりなる超伝
導体層１４を同一の真空糟を用いて、真空を破る
ことなく連続的にスパツタ法を用いて成膜する。
ここでAlやTiよりなる抵抗体層１３は、Nbよ
りなる超伝導体層１４のエツチングガスによつて
殆ど侵されず、また抵抗体層１３と超伝導体層１
４は連続的に真空を破らずに成膜されているた
め、その間で表面酸化による接触抵抗が発生する
ことがない。
りなる超伝導体層１４のエツチングガスによつて
殆ど侵されず、また抵抗体層１３と超伝導体層１
４は連続的に真空を破らずに成膜されているた
め、その間で表面酸化による接触抵抗が発生する
ことがない。
次いで第１図ｂに示すように、該基板を真空糟
より取り出した後、所定の抵抗体のパターンに対
応するような形状のレジスト膜１５をホトリソグ
ラフイ法を用いて形成する。
より取り出した後、所定の抵抗体のパターンに対
応するような形状のレジスト膜１５をホトリソグ
ラフイ法を用いて形成する。
次いでこのレジスト膜１５をマスクとして用い
て、その下のNbよりなる超伝導体層１４を、反
応ガスとして四弗化炭素（CF4）ガスと酸素ガス
の混合ガスで酸素ガスが全体の容量の５％添加さ
れたガスを用い、ガスの圧力を13Pa（パスカル）
とし、高周波発振動機に印加される電力を50Wと
した条件でエツチングする。
て、その下のNbよりなる超伝導体層１４を、反
応ガスとして四弗化炭素（CF4）ガスと酸素ガス
の混合ガスで酸素ガスが全体の容量の５％添加さ
れたガスを用い、ガスの圧力を13Pa（パスカル）
とし、高周波発振動機に印加される電力を50Wと
した条件でエツチングする。
またその下のAlよりなる抵抗体層１３を、Ar
ガスを0.5Paの圧力で真空糟内に導入し、印加電
力を100Wの印加電力とした条件でエツチングす
る。
ガスを0.5Paの圧力で真空糟内に導入し、印加電
力を100Wの印加電力とした条件でエツチングす
る。
次いで第１図ｃに示すように、前記レジスト膜
１５を除去した後、超伝導体層１４の表面をAr
ガスを0.5Paの圧力、印加電圧を200Vとした条件
でエツチングし、その表面をクリーニングする。
１５を除去した後、超伝導体層１４の表面をAr
ガスを0.5Paの圧力、印加電圧を200Vとした条件
でエツチングし、その表面をクリーニングする。
次いで該基板上にNbよりなる配線用超伝導体
層１６を前記したスパツタ法で堆積する。
層１６を前記したスパツタ法で堆積する。
更にこの配線用超伝導体層を所定のパターンに
成形するためのレジスト膜１７をホトリソグラフ
イ法を用いて所定のパターンに形成する。
成形するためのレジスト膜１７をホトリソグラフ
イ法を用いて所定のパターンに形成する。
次いで第１図ｄに示すように、このレジスト膜
１７をマスクとして用い、反応ガスをCF4ガスと
酸素の混合ガスで酸素ガスが全体の５容量％含有
されている混合ガスを用いて、このガス圧を
13Pa、高周波発振機の印加電力を50Wとした条
件でRIE法によりエツチングする。
１７をマスクとして用い、反応ガスをCF4ガスと
酸素の混合ガスで酸素ガスが全体の５容量％含有
されている混合ガスを用いて、このガス圧を
13Pa、高周波発振機の印加電力を50Wとした条
件でRIE法によりエツチングする。
このエツチングの過程で、抵抗体層となるAl
膜、或いはTi膜は、前記した反応ガスによつて
エツチングされないため、従来の方法で必要とし
たSiO膜の保護膜は必要とせず、その分だけ工程
が簡単になる。
膜、或いはTi膜は、前記した反応ガスによつて
エツチングされないため、従来の方法で必要とし
たSiO膜の保護膜は必要とせず、その分だけ工程
が簡単になる。
また抵抗体層１３の上に設けた超伝導体層１４
の上に、これと同一材料の配線用超伝導体層１６
を設けているので、配線層と抵抗体層の間に接触
抵抗が発生するおそれもなくなる。
の上に、これと同一材料の配線用超伝導体層１６
を設けているので、配線層と抵抗体層の間に接触
抵抗が発生するおそれもなくなる。
以上述べたように、本発明のジヨセフソン集積
回路の抵抗体の製造方法によれば、抵抗体と配線
用超伝導体層の間に接触抵抗が発生せず、また配
線層を所定のパターンに形成する際に抵抗体の表
面に保護膜を必要としないため、高信頼度のジヨ
セフソン集積回路が、工程を簡単にした状態で容
易に形成できる効果がある。
回路の抵抗体の製造方法によれば、抵抗体と配線
用超伝導体層の間に接触抵抗が発生せず、また配
線層を所定のパターンに形成する際に抵抗体の表
面に保護膜を必要としないため、高信頼度のジヨ
セフソン集積回路が、工程を簡単にした状態で容
易に形成できる効果がある。
第１図ａより第１図ｄ迄は本発明の製造方法の
工程の一実施例を示す断面図、第２図ａより第２
図ｆ迄は従来の製造方法の工程を説明するための
断面図である。 図に於いて、１１はSf基板、１２は絶縁膜、１
３は抵抗体層、１４は超伝導体層、１５，１７は
レジスト膜、１６は配線用超伝導体層を示す。
工程の一実施例を示す断面図、第２図ａより第２
図ｆ迄は従来の製造方法の工程を説明するための
断面図である。 図に於いて、１１はSf基板、１２は絶縁膜、１
３は抵抗体層、１４は超伝導体層、１５，１７は
レジスト膜、１６は配線用超伝導体層を示す。
Claims (1)
- 【特許請求の範囲】 １ 絶縁膜１２を形成した半導体基板１１上に抵
抗体層１３と、該抵抗体層１３とエツチング速度
の異なる超伝導体層１４を連続的に積層形成する
工程、 該超伝導体層１４の上に所定のパターンのレジ
スト膜１５を形成後、該レジスト膜１５をマスク
として超伝導体層１４および抵抗体層１３を所定
のパターンにエツチングする工程、 前記レジスト膜１５を除去後、所定のパターン
に形成された超伝導体層１４と抵抗体層１３上に
配線用の超伝導体層１６を被着形成する工程、 該配線用の超伝導体層１６上に所定パターンの
レジスト膜１７を形成後、該レジスト膜１７をマ
スクとして配線用の超伝導体層１６、並びにその
下の所定パターンに形成された超伝導体層１４を
エツチングして配線用の超伝導体層１６と接続さ
れた抵抗体層１３を形成することを特徴とするジ
ヨセフソン集積回路の抵抗体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61229533A JPS6386487A (ja) | 1986-09-30 | 1986-09-30 | ジヨセフソン集積回路の抵抗体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61229533A JPS6386487A (ja) | 1986-09-30 | 1986-09-30 | ジヨセフソン集積回路の抵抗体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386487A JPS6386487A (ja) | 1988-04-16 |
| JPH0379875B2 true JPH0379875B2 (ja) | 1991-12-20 |
Family
ID=16893658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61229533A Granted JPS6386487A (ja) | 1986-09-30 | 1986-09-30 | ジヨセフソン集積回路の抵抗体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386487A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234533A (ja) * | 1987-03-24 | 1988-09-29 | Agency Of Ind Science & Technol | ジヨセフソン接合素子の形成方法 |
-
1986
- 1986-09-30 JP JP61229533A patent/JPS6386487A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386487A (ja) | 1988-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |