JPH0380363B2 - - Google Patents
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- Publication number
- JPH0380363B2 JPH0380363B2 JP58074326A JP7432683A JPH0380363B2 JP H0380363 B2 JPH0380363 B2 JP H0380363B2 JP 58074326 A JP58074326 A JP 58074326A JP 7432683 A JP7432683 A JP 7432683A JP H0380363 B2 JPH0380363 B2 JP H0380363B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- width modulation
- signal
- power supply
- circuit
- Prior art date
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Description
【発明の詳細な説明】
この発明はパルス幅変調電力増幅器に関し、特
に直線性の改善を施した回路に関する。
に直線性の改善を施した回路に関する。
従来、パルス幅変調電力増幅器としては第１図
に示すものがあつた。図では出力段のスイツチン
グ素子としてMOSFETを使用した例を示してい
る。図において、１は入力信号が印加される入力
端子であり、パルス幅変調回路２に導かれる。パ
ルス幅変調回路２の出力はトランジスタQ1，Q2
のベースに導かれる。トランジスタQ1とQ2はエ
ミツタどうしが接続され、抵抗R1を通して接地
されている。一方電源として、出力段用正電源
（＋B1）および負電源（−B1）が用意され、電源
端子３および４に各々供給されている。また、正
電源（＋B1）を基準に作られ＋B1よりV1だけ低
い電源B2および、負電源（−B1）を基準に作ら
れ−B1よりV1だけ高い電源B3が設けられている。
トランジスタQ2のコレクタはFETQ4のドレイン
およびトランジスタQ7，Q8のベースに接続され、
FETQ4のゲートおよびソースは負電源（−B1）
に接続されている。またトランジスタQ7，Q8の
コレクタは各々電源B3、負電源（−B1）に接続
されるとともに、エミツタどうしが接続され
MOSFETQ10のゲートに導かれる。上記と全く
対称にFETQ3、トランジスタQ5，Q6、及び
MOSFETQ9が接続され、MOSFETQ9，Q10のド
レインどうしは接続されて出力端子５に導かれ
る。FETQ9，Q10のドレイン・ソース間には各々
ダイオードD1，D2が、逆方向になるように接続
されている。
に示すものがあつた。図では出力段のスイツチン
グ素子としてMOSFETを使用した例を示してい
る。図において、１は入力信号が印加される入力
端子であり、パルス幅変調回路２に導かれる。パ
ルス幅変調回路２の出力はトランジスタQ1，Q2
のベースに導かれる。トランジスタQ1とQ2はエ
ミツタどうしが接続され、抵抗R1を通して接地
されている。一方電源として、出力段用正電源
（＋B1）および負電源（−B1）が用意され、電源
端子３および４に各々供給されている。また、正
電源（＋B1）を基準に作られ＋B1よりV1だけ低
い電源B2および、負電源（−B1）を基準に作ら
れ−B1よりV1だけ高い電源B3が設けられている。
トランジスタQ2のコレクタはFETQ4のドレイン
およびトランジスタQ7，Q8のベースに接続され、
FETQ4のゲートおよびソースは負電源（−B1）
に接続されている。またトランジスタQ7，Q8の
コレクタは各々電源B3、負電源（−B1）に接続
されるとともに、エミツタどうしが接続され
MOSFETQ10のゲートに導かれる。上記と全く
対称にFETQ3、トランジスタQ5，Q6、及び
MOSFETQ9が接続され、MOSFETQ9，Q10のド
レインどうしは接続されて出力端子５に導かれ
る。FETQ9，Q10のドレイン・ソース間には各々
ダイオードD1，D2が、逆方向になるように接続
されている。
次に動作について説明する。入力端子１に印加
された信号は、パルス幅変調回路２により、信号
の大きさに応じたパルス幅を有するパルス幅変調
信号に変換される。この信号は、トランジスタ
FETQ1〜Q3によつて、増幅され、MOSFETQ9，
10のゲートには、上記パルス幅変調信号の逆相信
号が得られる。この結果、出力端子５には、パル
ス幅変調信号が増幅された信号が得られる。な
お、ダイオードD1，D2は、出力端子５以降に接
続される復調用ローパスフイルタの逆起電流吸収
用である。
された信号は、パルス幅変調回路２により、信号
の大きさに応じたパルス幅を有するパルス幅変調
信号に変換される。この信号は、トランジスタ
FETQ1〜Q3によつて、増幅され、MOSFETQ9，
10のゲートには、上記パルス幅変調信号の逆相信
号が得られる。この結果、出力端子５には、パル
ス幅変調信号が増幅された信号が得られる。な
お、ダイオードD1，D2は、出力端子５以降に接
続される復調用ローパスフイルタの逆起電流吸収
用である。
この場合、たとえばFETQ10のゲート・ソース
間電圧VGSは、Q10がオン時にはV1付近の値とな
り、信号の大小には関係しない。また、FETQ10
を流れる平均電流は、入力信号が負に大きいほど
大きくなる。
間電圧VGSは、Q10がオン時にはV1付近の値とな
り、信号の大小には関係しない。また、FETQ10
を流れる平均電流は、入力信号が負に大きいほど
大きくなる。
一方FETQ10の特性の例を第２図に示す。ここ
で、VGSが最も大きい場合の特性ａについて見る
と、ドレイン電流が小さい値I1のときのオン抵抗
とドレイン電流が大きい値I2のときのオン抵抗は
異なつており、一般に、ドレイン電流が大きくな
るほど同一VGSではオン抵抗が大きくなつてしま
う。このため、FETQ10を流れる平均電流が小さ
いとき（すなわち信号入力が小さいとき）と大き
いとき（信号入力が大きいとき）とではオン抵抗
が変化し、出力信号を復調してみるとひずみが発
生していることがわかる。
で、VGSが最も大きい場合の特性ａについて見る
と、ドレイン電流が小さい値I1のときのオン抵抗
とドレイン電流が大きい値I2のときのオン抵抗は
異なつており、一般に、ドレイン電流が大きくな
るほど同一VGSではオン抵抗が大きくなつてしま
う。このため、FETQ10を流れる平均電流が小さ
いとき（すなわち信号入力が小さいとき）と大き
いとき（信号入力が大きいとき）とではオン抵抗
が変化し、出力信号を復調してみるとひずみが発
生していることがわかる。
従来のパルス幅変調電力増幅器は以上のよう
に、出力段のオン抵抗の変化によつて、非直線性
を有しており、低ひずみを得ることが困難であつ
た。
に、出力段のオン抵抗の変化によつて、非直線性
を有しており、低ひずみを得ることが困難であつ
た。
この発明は、上記のような従来のものの欠点を
除去するために成されたもので、出力素子のオン
時における制御電圧を、入力信号に応じてコント
ロールし、出力素子のオン抵抗をほぼ一定に保つ
ことによつて直線性の良いパルス幅変調電力増幅
器を提供することを目的としている。
除去するために成されたもので、出力素子のオン
時における制御電圧を、入力信号に応じてコント
ロールし、出力素子のオン抵抗をほぼ一定に保つ
ことによつて直線性の良いパルス幅変調電力増幅
器を提供することを目的としている。
以下、この発明を図に基いて説明する。第３図
はこの発明の一実施例を示す回路図であり、第１
図と同一箇所には同一記号を付してある。この実
施例において追加されたものは、演算増幅器６，
７、トランジスタQ11，Q12、基準電圧Ｖ２（２
か所）、コンデンサC1、C2、抵抗R2〜R5である。
図の回路は正負対称なので、負側について述べ
る。演算増幅器７の非反転入力端子と負電源（−
B1）間に基準電圧V2が接続され、演算増幅器７
の出力にはトランジスタQ12のベースが接続され
る。トランジスタQ12のコレクタは電源B3に、エ
ミツタはトランジスタQ7のコレクタに各々接続
される。一方、入力端子１に印加された信号はコ
ンデンサC2、抵抗R3を通して演算増幅器７の反
転入力端子に導かれる。反転入力端子とトランジ
スタQ2のエミツタ間には抵抗R5が接続されてい
る。正側についても同様の構成である。
はこの発明の一実施例を示す回路図であり、第１
図と同一箇所には同一記号を付してある。この実
施例において追加されたものは、演算増幅器６，
７、トランジスタQ11，Q12、基準電圧Ｖ２（２
か所）、コンデンサC1、C2、抵抗R2〜R5である。
図の回路は正負対称なので、負側について述べ
る。演算増幅器７の非反転入力端子と負電源（−
B1）間に基準電圧V2が接続され、演算増幅器７
の出力にはトランジスタQ12のベースが接続され
る。トランジスタQ12のコレクタは電源B3に、エ
ミツタはトランジスタQ7のコレクタに各々接続
される。一方、入力端子１に印加された信号はコ
ンデンサC2、抵抗R3を通して演算増幅器７の反
転入力端子に導かれる。反転入力端子とトランジ
スタQ2のエミツタ間には抵抗R5が接続されてい
る。正側についても同様の構成である。
次にこの発明動作について説明する。従来例に
対して追加した部分は、入力信号に対して反転増
幅器を構成しており、信号に応じてトランジスタ
Q6およびQ7のコレクタ電圧を変化させている。
この様子を第４図に示す。図でわかるように、復
調後の出力電圧が正に大きいときは正側出力素子
のゲートバイアスを大きくし、復調後の出力電圧
が負に大きいときは負側出力素子のゲートバイア
スを大きくしている。これによつて、平均電流が
大きいとき（たとえば第２図I2）はVGSを大きく
（同図ａ）し、平均電流が小さいとき（同図I1）
はVGSを小さく（同図ｂ）することによつて、オ
ン抵抗をほぼ一定に保つことができる。
対して追加した部分は、入力信号に対して反転増
幅器を構成しており、信号に応じてトランジスタ
Q6およびQ7のコレクタ電圧を変化させている。
この様子を第４図に示す。図でわかるように、復
調後の出力電圧が正に大きいときは正側出力素子
のゲートバイアスを大きくし、復調後の出力電圧
が負に大きいときは負側出力素子のゲートバイア
スを大きくしている。これによつて、平均電流が
大きいとき（たとえば第２図I2）はVGSを大きく
（同図ａ）し、平均電流が小さいとき（同図I1）
はVGSを小さく（同図ｂ）することによつて、オ
ン抵抗をほぼ一定に保つことができる。
第３図の構成と同様の構成を他の方法で実現し
た例を第５図に示す。
た例を第５図に示す。
また、以上の例では帰還素子R4，R5に抵抗を
用いたものを示したが、非線形素子（たとえばダ
イオード）を用いたり、抵抗と非線形素子の組合
せとして、極力出力素子のオン抵抗を一定に近づ
けるよう構成してもよい。
用いたものを示したが、非線形素子（たとえばダ
イオード）を用いたり、抵抗と非線形素子の組合
せとして、極力出力素子のオン抵抗を一定に近づ
けるよう構成してもよい。
以上のように、この発明によれば、出力素子の
オン抵抗を信号の大小にかかわらず一定になるよ
うに構成したので、出力段の直線性が改善され、
低ひずみのパルス幅変調電力増幅器を実現するこ
とができる。
オン抵抗を信号の大小にかかわらず一定になるよ
うに構成したので、出力段の直線性が改善され、
低ひずみのパルス幅変調電力増幅器を実現するこ
とができる。
第１図は従来のパルス幅変調電力増幅器を示す
回路図、第２図は、出力素子の特性を説明するた
めの図、第３図はこの発明の一実施例を示す回路
図、第４図はこの発明の動作を説明するための波
形例を示す図、第５図は、この発明の他の実施例
を示す回路図である。 １……入力端子、２……パルス幅変調回路、５
……出力端子、Q1，Q2，Q5〜Q8，Q11，Q12……
トランジスタ、Q3，Q4……FET、Q9，Q10……
MOSFET。
回路図、第２図は、出力素子の特性を説明するた
めの図、第３図はこの発明の一実施例を示す回路
図、第４図はこの発明の動作を説明するための波
形例を示す図、第５図は、この発明の他の実施例
を示す回路図である。 １……入力端子、２……パルス幅変調回路、５
……出力端子、Q1，Q2，Q5〜Q8，Q11，Q12……
トランジスタ、Q3，Q4……FET、Q9，Q10……
MOSFET。
Claims (1)
- 【特許請求の範囲】 １ 入力信号をパルス幅変調するパルス幅変調回
路と、 前記パルス幅変調回路よりのパルス幅変調信号
がゲートに入力され、そのドレインより前記パル
ス幅変調信号を電力増幅した信号を得るようにし
たパルス幅変調電力増幅器であつて、 前記パルス幅変調回路とFET間に設けられ、
パルス幅変調回路よりのパルス幅変調信号の前記
FETに対する導通を制御する制御回路と、 前記入力信号に応じて前記制御回路に供給され
る電源電圧を制御する電源電圧制御回路とを備
え、 前記電源電圧制御回路により、入力信号に応じ
て前記制御回路より前記FETに与えるゲートバ
イアスを制御し、入力信号に対して前記FETの
オン抵抗を略一定にするようにしたことを特徴と
するパルス幅変調電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074326A JPS59200509A (ja) | 1983-04-26 | 1983-04-26 | パルス幅変調電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074326A JPS59200509A (ja) | 1983-04-26 | 1983-04-26 | パルス幅変調電力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59200509A JPS59200509A (ja) | 1984-11-13 |
| JPH0380363B2 true JPH0380363B2 (ja) | 1991-12-24 |
Family
ID=13543870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074326A Granted JPS59200509A (ja) | 1983-04-26 | 1983-04-26 | パルス幅変調電力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200509A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6040728B2 (ja) * | 1978-09-05 | 1985-09-12 | 沖電気工業株式会社 | パルス幅変調スイツチング増幅トランジスタのベ−ス駆動回路 |
-
1983
- 1983-04-26 JP JP58074326A patent/JPS59200509A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59200509A (ja) | 1984-11-13 |
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