JPH0384946A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に関するもので、特にバイポーラト
ランジスタから成る集積回路に使用されるものである。

（従来の技術） 第５図は、従来のバイポーラ集積回路の平面パターンを
示したものである。また、第６図は前記第５図のＩ−Ｉ
　−線に沿う断面図を示したものである。そこで、以下
、第５図及び第６図を参照しながら従来のバイポーラ集
積回路の製造方法について説明する。

まず、低濃度のＰ型（以下「Ｐ−型」と略記する。）半
導体基板１１の所定の領域に高濃度のＮ型（以下「Ｎ″
型」と略記する。）埋め込み領域１２を形成する。また
、基板ｔｉ上にはＮ型半導体領域１３をエピタキシャル
成長させる。次に、Ｎ型半導体領域１３の表面から基板
１１に達するような高濃度のＰ型（以下「Ｐ＋型」と路
記する。）半導体領域（分離領域）１４を形成し、Ｎ型
半導体領域１３をトランジスタ等が形成される素子領域
に分離する。この後、トランジスタのＮ＋型コレクタ取
出し領域ｉ５を形成する。また、Ｐ型ベース領域１６及
び配線電極接続用のＰゝ型領領域エフ形成した後、全面
に絶縁膜１９を形成する。また、この絶縁膜１９の所定
の領域にコンタクトホールを形成し、ヒ素がドープされ
たポリシリコン電極２０を形成する。

なお、このポリシリコン電極２０からのヒ素の拡散によ
りトランジスタのエミッタとなるＮ＋型エミッタ領域１
８が形成される。さらに、ＣｖＤ（ｃｈｅ旧ｃａｔ　ｖ
ａｐｅｒ　ｄｅｐｏｓｉｔｉｏｎ）法等により層間絶縁
［２１を形成する。次に、層間絶縁膜２１の所定の領域
に配線電極とのコンタクトのための開孔部２２〜２５を
形成する。また、ＡＩＩ　（アルミニウム）等により配
線電極２６〜３２及びそのボンディングパッド２７Ｐ〜
３２Ｐを形成する。

このようなバイポーラ集積回路の欠点は、Ｎ型半導体領
域Ｌ３がＰ＋型半導体領域１４で分離されることにある
。即ち、Ｐ＋型半導体領域１４とＮ型半導体領域（素子
領域）　１３との間にはＰ”Ｎのダイオードが形成され
る。一方、エピタキシャル成長によるＮ型半導体領域１
３は、トランジスタのコレクタ領域になるため、その不
純物濃度はＩ　Ｘ　１０”ｃｍ−’程度に形成される。

また、Ｐ＋型半導体領域１４は分離領域になるため、そ
の不純物濃度は１ＱＩ８〜１０　”ｃ　ｍ−３に形成さ
れる。従って、前記Ｐ”Ｎのダイオードの容量は、トラ
ンジスタの面積を１．８０４Ｘ１０−’ｃｍ２程度にす
ると、約２．６ＰＦとかなり大きくなり、高周波動作さ
せる場合に不都合となる。

ところで、この容量を小さくするためには、バイポーラ
素子の面積を小さくするか、又はＮ型半導体領域１３の
濃度を低くすることが必要であるが、素子特性を変動さ
せるおそれがあるため好ましくない。

また、基板１１を最も低電位に接地するため、接地用の
電極配線３１をバイポーラ集積回路の周囲に張り巡らし
て適当な位置でコンタクトをとるような構造にしている
が、これでは、チップサイズが大きくなるという欠点が
ある。例えば、第５図に示すような回路では、トランジ
スタ１個の面積を１．８０４Ｘ１０−’ｃｍ２程度にし
た場合に、チップサイズは、０．５６ｍｍＸ０．５５ｍ
ｍとなる。

（発明が解決しようとする課題） このように、従来、接合分離型の半導体装置では、Ｎ型
半導体領域（素子領域）がＰ＋型半導体領域（分離領域
）で分離されていたため、Ｐ＋Ｎのダイオードが形成さ
れ、その寄生容量が大きくなる欠点があった。また、接
地用の電極配線を回路の周囲に張り巡らしていたため、
チップサイズが大きくなる欠点があった。

よって、本発明は、素子領域と分離領域（基板）間の寄
生容量を低減でき、かつ、基板を確実に接地できると共
にチップサイズも小さくすることができる半導体装置を
提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体装置は、第
１導電型半導体基板と、この第１導電型半導体基板上に
形成される第１導電型半導体領域と、この第１導電型半
導体領域に形成される第２導電型半導体領域と、この第
２導電型半導体領域に形成される半導体素子と、前記第
２導電型半導体領域の周囲を取り囲むように、かつ、前
記第２導電型半導体領域に接しないように前記第１導電
型半導体領域に形成される、前記第１導電型半導体領域
よりも高濃度の第１導電型不純物領域と、この第１導電
型不純物領域に電気的に接続されるボンディングパッド
とを有している。

また、前記第１導電型不純物領域と前記ボンディングパ
ッドとは、前記ボンディングパッドの形成領域において
のみ電気的に接続されている。

（作用） このような構成によれば、第２導電型半導体領域（素子
領域）を分離する第１導電型半導体領域（分離領域）の
濃度をできる限り低くすることができ、この第１導電型
半導体領域と第２導電型半導体領域間に形成されるダイ
オードの容量値を低く抑えることが可能になる。また、
第１導電型半導体領域には、第２導電型半導体領域の周
囲を取り囲むように、かつ、前記第２導電型半導体領域
に接しないように、第１導電型半導体領域よりも高濃度
の第１導電型不純物領域が形成されている。このため、
第１導電型不純物領域に接地電位を印加することにより
、基板を確実に接地することが可能になる。

また、第１導電型不純物領域とボンディングパッドとが
、前記ボンディングパッドの形成領域においてのみ電気
的に接続されているため、基板を確実に接地できると共
にチップサイズも小さくすることができる。

（実施例） 以下、図面を参照しながら本発明の一実施例について詳
細に説明する。

第１図は、本発明の一実施例に係わる半導体装置をバイ
ポーラ集積回路に適用した場合の平面パターンを示すも
のである。また、第２図は前記第１図のｎ−ｎ’線に沿
う断面図を示すものである。

Ｐ−型半導体基板５１の所定の領域にはＮ＋型埋め込み
領域５２が形成されている。また、基板５１上にはエピ
タキシャル成長によるＰ−型半導体領域５３が形成され
ている。さらに、Ｐ−型半導体領域５３にはＮ型半導体
領域（素子領域）５４が形成されている。ト■型半導体
領域５４にはＮ＋型コレクタ取出し領域５５、Ｐ型ベー
ス領域５８、Ｎ＋型エミッタ領域５９及びベースコンタ
クト用Ｐ＋領域５７がそれぞれ形成されている。そして
、これらにより半導体素子、即ちＮＰＮ型トランジスタ
が形成されている。さらに、全面には絶縁膜６０が形成
されている。この絶縁膜ＢＯの所定の領域に開けられた
コンタクトホールを介し、ヒ素がドープされたポリシリ
コン電極６１が形成されている。また、ＣＶＤ法等によ
り層間絶縁膜６２が形成されている。層間絶縁膜６２の
所定の領域には配線電極とのコンタクトのための開孔部
６３〜６６が形成されている。さらに、ＡＩＩ　（アル
ミニウム）等により配線電極６７〜７３及びそのボンデ
ィングパッド６８Ｐ〜７３Ｐが形成されている。

さらに、Ｐ−型半導体領域５３の表面領域には、このｐ
−型半導体領域５３よりも高濃度のＰ＋型不純物領域５
６が形成されている。このＰ１型不純物領域５Ｂは、Ｎ
ＰＮ型トランジスタ等の半導体素子が形成されるＮ型半
導体領域５４の周囲を取り囲むように、かつ、Ｎ型半導
体領域５４とは接しないように形成されている。また、
Ｐ＋型不純物領域５Ｂとボンディングパッド７３Ｐとは
、ボンディングパラドア３Ｐの形成領域においてのみ、
具体的には開孔部６６を介して電気的に接続されている
。なお、Ｐ１型不純物領域５Ｇには、通常、ボンディン
グパッド７３Ｐから一定電位（例えば接地電位）が印加
される。

次に、前記第１図及び第２図を参照しながら本発明の半
導体装置の製造方法について詳細に説明する。

まず、不純物濃度が４Ｘ１０”ｃｍ−’程度のボロン（
Ｂ）を含むＰ−型半導体基板５１の所定の領域にアンチ
モン（Ｓ　ｂ）等によるＮ＋型埋め込み領域５２を形成
する。また、基板５１上には不純物濃度が２Ｘ１０”ｃ
ｍ−’以下のボロンを含むエピタキシャル成長によるＰ
〜Ｎ型半導体領域５３形成する。次に、イオンインプラ
等の不純物注入工程と熱拡散工程とを行うことによりＮ
型半導体領域（素子領域）５４を形成する。なお、Ｎ型
半導体領域５４の不純物濃度はＩＸＩＯ１６ｃｍ−”程
度にするのがよい。また、イオンインプラ等の不純物注
入工程と熱拡散工程とを行うことによりＮ＋型コレクタ
取出し領域５５を形成する。なお、Ｎ＋型コレクタ取出
し領域５５の不純物濃度は１Ｑ１８〜１０”ｃｍ−’に
するのがよい。次に、ボロンのイオン注入及び熱拡散に
より、Ｐ＋型不純物領域５Ｂ及びベースコンタクト用Ｐ
１領域５７を形成する。

この時、Ｐ０型不純物領域５Ｂは、例えばドーズ量４−
　０ＸＩＯ”ｃｍ−２程度でボロンのイオンインプラを
行い、窒素雰囲気中で１１００”Ｃ１１゜分のアニール
を行うことにより、極めて高濃度（１０１８〜１０１９
ｃ　ｍす）に形成することが可能である。このため、Ｐ
＋型不純物領域５Ｂに例えば接地電位を印加することに
より、基板５１を有効に接地させることができる。次に
、絶縁膜（例えば酸化膜）６０を１０００入程度に形成
し、ボロンを加速電圧４０　ｋ　ｅ　Ｖ、　ドーズｊ１
１．２Ｘ１０”ｃｍ−２程度でイオン注入する。また１
、窒素雰囲気中で１０００℃、１５分のアニールを行う
ことによりＰ型ベース領域５８を形成する。次に、ヒ素
をドープしたポリシリコンを堆積してパターンニングを
行うことにより、ポリシリコン電極８１を形成する。次
に、層間絶縁１１１６２として、例えばリンをドープし
た酸化膜をＣＶＤ法等により８０００入程度に堆積形成
する。また、１０００℃の窒素雰囲気中において、適当
な時間アニールを行うことにより、直流電流増幅率ｈａ
ｉ＋の制御を行う。この時、このポリシリコン電極８１
からのヒ素の拡散によりＮ＋型エミッタ領域５９が形成
される。次に、層間絶縁膜６２の所定の領域に配線電極
とのコンタクトをとるための開孔部６３〜６Ｂを形成す
る。そして、ＡＩを約１．２μｍ程度蒸着した後、パタ
ーンニングを行うことにより、配線電極８７〜７３及び
そのボンディングパッド６８Ｐ〜７３Ｐを形成する。

このような構成によれば、Ｐ−型半導体領域５８とＮ“
型コレクタ取出し領域５５とによりＰ−Ｎ＋のダイオー
ドが形成される。この場合、Ｎ＋型コレクタ取出し領域
５５の濃度は１０１８〜１０１９ｃ　ｍ−’になるが、
エピタキシャル成長により形成されるＰ−型半導体領域
５３の濃度はかなり低くすることが可能である。従って
、例えばＰ−型半導体領域５３の濃度を２Ｘ１０”ａｍ
−３程度とすれば、トランジスタの面積を１．８０４ｘ
１０−’ｃｍ２とした場合、Ｐ−型半導体領域５３とＮ
＋型コレクタ取出し領域５５間の容量は１．９９ＰＦと
することができる。なお、この容量値は、Ｐ−型半導体
領域５３の濃度をさらに低くすることにより、さらに小
さくすることが可能である。

また、Ｐ＋型不純物領域５Ｂは、Ｎ型半導体領域５４の
周囲を取り囲むように形成され、又Ｎ型半導体領域５４
とは接触しないように形成されている。

さらに、Ｐ＋型不純物領域５６とボンディングパッド７
３Ｐとは、ボンディングパッド７３Ｐの形成領域におい
てのみ電気的に接続されている。従って、Ｐ＋型不純物
領域５６に例えば接地電位を印加することにより、チッ
プ全体を有効に接地することができると共にチップサイ
ズも小さくすることができる。例えば、トランジスタの
面積を１，８０４ＸＩＯ−’ａｍ２とした場合には、チ
ップサイズは０．５４ｍｍＸ０．５１ｍｍ程度にするこ
とが可能である。

ところで、本発明は上記実施例に限られるものではなく
種々の変形が可能である。第３図は、本発明の他の実施
例に係わる半導体装置の平面パターンを示すものである
。また、第４図は前記第３図のｍ−ｍ’線に沿う断面図
を示すものである。

これは、チップ全体を有効に接地するために、Ｐ１型不
純物領域５ＢをＮＰＮ型トランジスタ等の・半導体°素
子が形成されるＮ型半導体領域（素子領域）５４以外の
全てのＰ−型半導体領域５３の表面領域に形成したもの
である。なお、第３図及び第４図において、前記第１図
及び第２図と同一の部分には同じ符号が付しである。

［発明の効果〕 以上、説明したように、本発明の半導体装置によれば、
次のような効果を奏する。

エピタキシャル成長によるＰ−型半導体領域と、Ｎ＋型
コレクタ取出し領域とによりＰ−Ｎ”のダイオードが形
成されるため、Ｐ−型半導体領域の濃度を低くすること
により、その寄生容量を小さくすることが可能になる。

また、Ｐ−型半導体領域にはＰ＋型不純物領域が形成さ
れており、又このＰ＋型不純物領域は、トランジスタ等
の半導体素子が形成されるＮ型半導体領域の周囲を取り
囲むように、かつ、前記Ｎ型半導体領域とは接しないよ
うに形成されて、いる。このため、前記Ｐ＋型不純物領
域に例えば接地電位を印加することに・より、基板全体
を有効に接地することができる。さらに、前記Ｐ“型不
純物領域とボンディングパッドとは、そのボンディング
パッドの形成領域においてのみ電気的に接続されている
。よって、チップサイズも小さくすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体装置を示す平
面パターン図、第２図は前記第１図の■−■′線に沿う
断面図、第３図は本発明の他の実施例に係わる半導体装
置を示す平面パターン図、第４図は前記第３図のｍ−Ｉ
Ｉ！’線に沿う断面図、第５図は従来の半導体装置を示
す平面パターン図、第６図は前記第５図のＩ−１′線に
沿う断面図である。 ５１・・・Ｐ−型半導体基板、５２・・・Ｎ＋型埋め込
み領域、５３・・・Ｐ−型半導体領域、５４・・・Ｎ型
半導体領域（素子領域）５５・・・Ｎ＋型コレクタ取出
し領域、５６・・・Ｐ１型不純物領域、５７・・・ベー
スコンタクト用Ｐ＋領域、５８・・・Ｐ型ベース領域、
５９・・・Ｎ＋型エミッタ領域、６０・・・絶縁膜、６
１・・・ポリシリコン電極、６２・・・層間絶縁膜、６
３〜８８・・・開孔部、６７〜７３・・・配線電極、８
８Ｐ〜７３Ｐ・・・ポンデイ ングパッ ド。

Claims (2)

【特許請求の範囲】
1. （１）接合分離型の半導体装置であって、第１導電型半
   導体基板と、この第１導電型半導体基板上に形成される
   第１導電型半導体領域と、この第１導電型半導体領域に
   形成される第２導電型半導体領域と、この第２導電型半
   導体領域に形成される半導体素子と、前記第２導電型半
   導体領域の周囲を取り囲むように、かつ、前記第２導電
   型半導体領域に接しないように前記第１導電型半導体領
   域に形成される、前記第１導電型半導体領域よりも高濃
   度の第１導電型不純物領域と、この第１導電型不純物領
   域に電気的に接続されるボンディングパッドとを具備す
   ることを特徴とする半導体装置。
2. （２）前記第１導電型不純物領域と前記ボンディングパ
   ッドとは、前記ボンディングパッドの形成領域において
   のみ電気的に接続されていることを特徴とする請求項１
   記載の半導体装置。