JPH0384960A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0384960A JPH0384960A JP1222048A JP22204889A JPH0384960A JP H0384960 A JPH0384960 A JP H0384960A JP 1222048 A JP1222048 A JP 1222048A JP 22204889 A JP22204889 A JP 22204889A JP H0384960 A JPH0384960 A JP H0384960A
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- Japan
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- layer
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- germanium
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- 239000000758 substrate Substances 0.000 claims abstract description 16
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 15
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 10
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 10
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する。
第２図は従来の相補型ＭＩＳ）ランジスタの一例の断面
図である。Ｇｅ基板１の上にｐ型Ｇｅ層３をエピタキシ
ャル成長させる。このｐ型Ｇｅ層３にｎウェル６を選択
的に形成する０次に、ｎウェル６内にゲート絶縁膜４ａ
、ゲート電極５ａ、ｐ型ソース・ドレイン領域７からな
るｐチャネルＭＩＳトランジスタを形成する。その隣の
ｐ型Ｇｅ層３にゲート絶縁膜４ｂ、ゲート電極５ｂ、ｎ
型ソース・ドレイン領域８からなるｎチャネルＭ工Ｓト
ランジスタを形成する。Ｇｅゲート絶縁膜に付いては、
例えば、ジェー、ジェー、ローゼンバーグ（Ｊ、Ｊ、Ｒ
ｏｓｅｎｂｅｒｇ）らによる、アイ・イー・イー・イー
・エレクトロン・デバイス・レターズ（ＩＥＥＥ Ｅ
ｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔｅｒｓ）第９
巻、第１２号、第６３９頁からに記載されているように
Ｓｉ基板に０ＭＯ３）ランジスタを形成する場合のゲー
ト酸化膜のかわりにＧｅの窒化膜もしくは酸化窒化膜を
用いることにより、良好なＭＩＳ）ランジスタが作製で
きる。
図である。Ｇｅ基板１の上にｐ型Ｇｅ層３をエピタキシ
ャル成長させる。このｐ型Ｇｅ層３にｎウェル６を選択
的に形成する０次に、ｎウェル６内にゲート絶縁膜４ａ
、ゲート電極５ａ、ｐ型ソース・ドレイン領域７からな
るｐチャネルＭＩＳトランジスタを形成する。その隣の
ｐ型Ｇｅ層３にゲート絶縁膜４ｂ、ゲート電極５ｂ、ｎ
型ソース・ドレイン領域８からなるｎチャネルＭ工Ｓト
ランジスタを形成する。Ｇｅゲート絶縁膜に付いては、
例えば、ジェー、ジェー、ローゼンバーグ（Ｊ、Ｊ、Ｒ
ｏｓｅｎｂｅｒｇ）らによる、アイ・イー・イー・イー
・エレクトロン・デバイス・レターズ（ＩＥＥＥ Ｅ
ｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔｅｒｓ）第９
巻、第１２号、第６３９頁からに記載されているように
Ｓｉ基板に０ＭＯ３）ランジスタを形成する場合のゲー
ト酸化膜のかわりにＧｅの窒化膜もしくは酸化窒化膜を
用いることにより、良好なＭＩＳ）ランジスタが作製で
きる。
上述のように、Ｇｅのみで作られた半導体基板は、Ｇｒ
ドープＧａＡｓやＦｅドープＩｎＰのような半絶縁性基
板がないため、例えばＬＳＩハンドブック、電子通信学
会編、第４０２頁に記載されているように、寄生サイリ
スタや寄生トランジスタによるラッチアップ現象が起こ
る。第２図で説明すると、ｐ型ソース・ドレイン領域７
とｎウェル６とｐ型Ｇｅ基板１とｎ型ソース・ドレイン
領域８とで寄生ｐｎｐｎサイリスタが形成される。これ
を避けるためにはＬＳＩハンドブックの第１３２頁に記
載されているようにトレンチアイソレーション等の極め
て複雑な工程を要するという欠点があった。
ドープＧａＡｓやＦｅドープＩｎＰのような半絶縁性基
板がないため、例えばＬＳＩハンドブック、電子通信学
会編、第４０２頁に記載されているように、寄生サイリ
スタや寄生トランジスタによるラッチアップ現象が起こ
る。第２図で説明すると、ｐ型ソース・ドレイン領域７
とｎウェル６とｐ型Ｇｅ基板１とｎ型ソース・ドレイン
領域８とで寄生ｐｎｐｎサイリスタが形成される。これ
を避けるためにはＬＳＩハンドブックの第１３２頁に記
載されているようにトレンチアイソレーション等の極め
て複雑な工程を要するという欠点があった。
本発明の半導体装置はゲルマニウム基板と該ゲルマニウ
ム基板上に形成された半絶縁性クロムドープ砒化ガリウ
ム層と、該クロムドープ砒化ガリウム層の上に形成され
たｐ型またはｎ型のゲルマニウム層と、該ゲルマニウム
層に形成された半導体素子とを含んで構成される。
ム基板上に形成された半絶縁性クロムドープ砒化ガリウ
ム層と、該クロムドープ砒化ガリウム層の上に形成され
たｐ型またはｎ型のゲルマニウム層と、該ゲルマニウム
層に形成された半導体素子とを含んで構成される。
ＣｒドープＧａＡｓは高抵抗であることは公知である。
ＧｅとＧａＡｓのへテロ接合に付いては、例えばデイ−
・ケー・ジェーダス（Ｄ、Ｋ。
・ケー・ジェーダス（Ｄ、Ｋ。
Ｊａｄｕｓ）等によるアイ・イー・イー・イー・トラン
ザクションズ・オン・エレクトロン・デバイス（ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓｏｎ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ）第ＥＤ−１６巻、第１号、第
１０２頁からに記載されているように、また用中らによ
り文献、ジャーナル・オン・クリスタル・グロース（Ｊ
ｏ ｕ ｒ−ｎａｌ ｏｆ Ｃｒｙｓｔａｌ
Ｇｒｏｗｔｈ）第９５巻、第４２１頁からに記述されて
いるように、分子線エピタキシャル法（ＭＢＥ法）を用
いることにより、良好な結晶性を持ってエピタキシャル
成長できる。従って、Ｇｅ基板上に半絶縁性ＧａＡｓを
、更にその上にＧｅ層を成長させ、このＧｅ層内に素子
を作り込むことで、各々の素子はＧｅ基板から絶縁され
、相互干渉効果やラッチアップ現象は起こらない。
ザクションズ・オン・エレクトロン・デバイス（ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓｏｎ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ）第ＥＤ−１６巻、第１号、第
１０２頁からに記載されているように、また用中らによ
り文献、ジャーナル・オン・クリスタル・グロース（Ｊ
ｏ ｕ ｒ−ｎａｌ ｏｆ Ｃｒｙｓｔａｌ
Ｇｒｏｗｔｈ）第９５巻、第４２１頁からに記述されて
いるように、分子線エピタキシャル法（ＭＢＥ法）を用
いることにより、良好な結晶性を持ってエピタキシャル
成長できる。従って、Ｇｅ基板上に半絶縁性ＧａＡｓを
、更にその上にＧｅ層を成長させ、このＧｅ層内に素子
を作り込むことで、各々の素子はＧｅ基板から絶縁され
、相互干渉効果やラッチアップ現象は起こらない。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の断面図である。
第１図に示すように、Ｇｅ基板１の上にＭＢＥによりＣ
ｒドープＧａＡｓ層２及びｐ型Ｇｅ層３を順次積層する
。ＣｒドープＧａＡｓ層２は半絶縁性であり、Ｇｅに格
子定数が近いため、格子不整合に起因する結晶欠陥の発
生が少ないので好適である０次に、ｐ型Ｇｅ３中にイオ
ン注入によりｎ型ウェル６を形成する０次に、ゲート絶
縁膜４ａ、４ｂ、ゲート電極５ａ、５ｂを通常の方法で
形成し、ｎウェル６内にｐ型ソース・ドレイン領域７、
その隣のｐ型Ｇｅ層３にｎ型ソース・ドレイン領域８を
形成し、ｐ及びｎチャネルＭＩＳトランジスタを形成す
る。ここで、ｎチャネルＭＩＳトランジスタ領域とｐチ
ャネルＭＩＳトランジスタ領域との分離は、ＣＦ４ガス
を用いた反応性イオンエツチング法を用いた。この領域
は、ＧｅとＧａＡｓとのエツチング比が大きく取れるた
め、電子の走行領域のみをエツチングすることが可能で
ある。
ｒドープＧａＡｓ層２及びｐ型Ｇｅ層３を順次積層する
。ＣｒドープＧａＡｓ層２は半絶縁性であり、Ｇｅに格
子定数が近いため、格子不整合に起因する結晶欠陥の発
生が少ないので好適である０次に、ｐ型Ｇｅ３中にイオ
ン注入によりｎ型ウェル６を形成する０次に、ゲート絶
縁膜４ａ、４ｂ、ゲート電極５ａ、５ｂを通常の方法で
形成し、ｎウェル６内にｐ型ソース・ドレイン領域７、
その隣のｐ型Ｇｅ層３にｎ型ソース・ドレイン領域８を
形成し、ｐ及びｎチャネルＭＩＳトランジスタを形成す
る。ここで、ｎチャネルＭＩＳトランジスタ領域とｐチ
ャネルＭＩＳトランジスタ領域との分離は、ＣＦ４ガス
を用いた反応性イオンエツチング法を用いた。この領域
は、ＧｅとＧａＡｓとのエツチング比が大きく取れるた
め、電子の走行領域のみをエツチングすることが可能で
ある。
上記実施例では、ｐ型Ｇｅ層３に相補型ＭＩＳトランジ
スタを形成したが、バイポーラトランジスタ、ダイオー
ド、抵抗などを形成しても良い。
スタを形成したが、バイポーラトランジスタ、ダイオー
ド、抵抗などを形成しても良い。
本発明によれば、相互干渉効果やラッチアップ現象のな
い半導体装置の作製が非常に容易となるという効果が得
られる。
い半導体装置の作製が非常に容易となるという効果が得
られる。
第１図は本発明の一実施例の断面図、第２図は従来の相
補型Ｍ工Ｓトランジスタの一例の断面図である。 １ ・−Ｇ ｅ基板、２−ＣｒドープＧａＡｓ層、３・
ｐ型Ｇｅ層、４ａ、４ｂ・・・ゲート絶縁膜、５ａ。 ５ｂ・・・ゲート電極、６・・・ｎウェル、７・・・ｐ
型ソール・ドレイン領域、８・・・ｎ型ソース・ドレイ
ン領域。
補型Ｍ工Ｓトランジスタの一例の断面図である。 １ ・−Ｇ ｅ基板、２−ＣｒドープＧａＡｓ層、３・
ｐ型Ｇｅ層、４ａ、４ｂ・・・ゲート絶縁膜、５ａ。 ５ｂ・・・ゲート電極、６・・・ｎウェル、７・・・ｐ
型ソール・ドレイン領域、８・・・ｎ型ソース・ドレイ
ン領域。
Claims (1)
- ゲルマニウム基板と、該ゲルマニウム基板上に形成され
た半絶縁性クロムドープ砒化ガリウム層と、該クロムド
ープ砒化ガリウム層の上に形成されたｐ型またはｎ型の
ゲルマニウム層と、該ゲルマニウム層に形成された半導
体素子を含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1222048A JP2830144B2 (ja) | 1989-08-28 | 1989-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1222048A JP2830144B2 (ja) | 1989-08-28 | 1989-08-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0384960A true JPH0384960A (ja) | 1991-04-10 |
| JP2830144B2 JP2830144B2 (ja) | 1998-12-02 |
Family
ID=16776282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1222048A Expired - Lifetime JP2830144B2 (ja) | 1989-08-28 | 1989-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830144B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001093987A (ja) * | 1999-07-29 | 2001-04-06 | Stmicroelectronics Inc | Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路 |
| WO2012169210A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169209A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169214A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169212A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169213A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
-
1989
- 1989-08-28 JP JP1222048A patent/JP2830144B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001093987A (ja) * | 1999-07-29 | 2001-04-06 | Stmicroelectronics Inc | Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路 |
| WO2012169210A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169209A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169214A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169212A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| WO2012169213A1 (ja) * | 2011-06-10 | 2012-12-13 | 住友化学株式会社 | 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 |
| TWI550828B (zh) * | 2011-06-10 | 2016-09-21 | 住友化學股份有限公司 | 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830144B2 (ja) | 1998-12-02 |
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