JPH0385748A - 半導体集積回路装置の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にコンパクシ
ョン技術を用いた半導体集積回路装置の形成方法に適用
して有効な技術に関するものである。

〔従来の技術〕

半導体集積回路装置の開発期間を短縮する目的で、以前
に開発した回路ブロックを集積度の段階に合わせてコン
パクション（縮少）処理し、このコンパクション処理さ
れた回路ブロックを利用する設計手法が採用されている
。

従来、夫々階層をなす素子パターン及び配線パターンを
有する基本セルが綴り返し配置された半導体集積回路装
置をコンパクション処理する際には、まず設計者が素子
パターン及び配線パターンを夫々の階層毎のデザインル
ールに基づきコンパクション処理して繰り返しの基礎に
なる基本セルを作成する。次に、この基礎になる基本セ
ルをコンピュータで繰り返し配置することにより半導体
集積回路装置全体としてのコンパクション処理がなされ
る。

また、他の設計手法として、前記基本セル内の素子パタ
ーン及び配線パターンをコンピュータにより夫々の階層
のデザインルールに基づき自動的にコンパクション処理
して基礎となる基本セルを作成し、この基本セルをコン
ピュータで繰り返し配置することにより、半導体集積回
路装置全体としてのコンパクション処理を行なう設計手
法がある。

また、他の設計手法として、繰り返し配置された基本セ
ル全体をコンピュータにより自動的にコンパクション処
理する設計手法がある。

〔発明が解決しようとする課題〕

しかしながら５本発明者は、前記従来のコンパクション
技術を用いた半導体集積回路装置の形成方法を検討した
結果、以下のような問題点を見出した。

前述の第１の設計手法において、設計者が人手で繰り返
しの基礎になる基本セルを作成しているので、この繰り
返しの基礎になる基本セルを作成するのに時間がかかり
、半導体集積回路装置の開発期間が長くなるという問題
があった。

＝４− また、前述の第２の設計手法において、コンピュータ処
理で基本セルをコンパクション処理しこのコンパクショ
ン処理された基本セルを繰り返し配置しているので、例
えば隣接する基本セル間でのコンパクションする方向と
直交する方向の配線パターン間の接続位置関係を保持す
ることができない。このため、基本セルの配線パターン
間を繋ぐ配線を基本セル間に配置しなければならなくな
り、繋ぎ配線を配置するのに必要な面積に相当する分、
基本セル間の面積が増大し、半導体集積回路装置の集積
度が低下するという問題があった。

また、前述の第３の設計手法において、繰り返し配置さ
れた基本セル全体をコンピュータでコンパクション処理
した場合には、繰り返し配置された基本セルとその周囲
に配置された周辺回路等ととの間を接続する領域におい
ては、周辺回路等の配線パターンと接続される繰り返し
の終端の基本セルの配線パターンは、繰り返しの終端以
外の領域の基本セルの配線パターンと異なるので、前述
と同様に周辺回路等の配線パターンと繰り返しの終端の
基本セルの配線パターンとを繋ぐ配線を配置しなければ
ならない。このため、半導体集積回路装置の集積度が低
下するという問題があった。

本発明の目的は、コンパクション処理を用いた半導体集
積回路装置の形成方法において、開発期間を短縮するこ
とが可能な技術を提供することにある。

本発明の他の目的は、前記コンパクション処理を用いた
半導体集積回路装置の形成方法において。

集積度を向」ニすることが可能な技術を提供することに
ある。

本発明の他の目的は、前記コンパクション処理を用いた
半導体集積回路装置の形成方法において、開発期間を短
縮すると共に、集積度を向上することが可能な技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

少なくともＹ又はＸ方向に繰り返し配置された、夫々階
層をなす素子パターン及び配線パターンを有する基本セ
ルを、前記各階層毎のデザインルールニ基づきコンパク
ション処理する半導体集積回路装置の形成力法において
、前記基本セル内の配線とコンパクションする方向と直
交する方向の他の基本セルの配線又は周辺回路の配線と
の接続位置関係を保持した状態で、前記基本セル内の素
子パターン、配線パターンの夫々を階層毎のデザインル
ールに基づきＹ又はＸ方向にコンパクションする段階と
、該コンパクション処理が施された基本セル内のデザイ
ンルールに基づきコンパクション処理される方向に動か
せない素子パターン又は配線パターンに向って、コンパ
クション処理される方向に動かせる素子パターン又は配
線パターンをデザインルールの最小の位置まで移動する
段階と、該基本セルをコンパクション処理される方向に
繰り返し配置すると共に、コンパクション処理される方
向に配置された各基本セルをデザインルールの最小の位
置まで相互にコンパクション処理される方向に移動する
段階とを備える。

〔作　　用〕

前述した手段によれば、コンピュータ処理によって、夫
々の階層毎のデザインルールに基づき繰り返しの基礎に
なる基本セル内の素子パターン及び配線パターンをコン
パクション処理し、このコンパクション処理がなされた
基本セルを繰り返し配置しているので、半導体集積回路
装置の開発期間を短縮することができる。

また、基本セル内の配線パターンと、コンパクションす
る方向と直交する方向の他の基本セルの配線パターンと
の接続位置関係を保持しているので、基本セル間を接続
する繋ぎ配線は必要なくなり、繋ぎ配線を配置するのに
必要な面積に相当する分、基本セル間の面積を縮少し、
半導体集積回路装置の集積度を向上することができる。

また、前記Ｙ方向に配置された各々の基本セルを相互に
移動し、この基本セル間のデッドスペース（空領域）に
相当する分、基本セル間を重ね合おることができるので
、半導体集積回路装置の集積度を向上することができる
。

また、周辺回路等の配線パターンとそれに接続される繰
り返し性の終端の基本セルの配線パターンとを接続する
領域においても、繰り返し性の終端の基本セルの配線パ
ターンと、コンパクションする方向と直交する方向の周
辺回路等の配線パターンとの接続位置関係は保持されて
いるので、面配線パターン間を繋ぐ配線はいらなくなり
、この繋ぎ配線に相当する分、半導体集積回路装置の集
積度を向上することができる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全回において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。

本発明の実施例の半導体集積回路装置のコンパクション
処理する前の概略構成を、第１図（要部平面図）を用い
て簡単に説明する。

第１図に示すように、実施例の半導体集積回路装置は、
行列状に規則的に配置された複数の基本セル１を備えて
いる。前記基本セル１は、第１図において一点＃線で囲
まれた領域内に配置されている。この基本セル１の境界
、つまり一点鎖線は、実際の半導体集積回路装置上には
表示されないが、コンピュータのメモリ空間またはデイ
スプレィに仮想的に表示される。前記基本セルエは、素
子パターン２Ａ乃至２Ｄ、及び配線パターン３を備えて
いる。この基本セル１の素子パターン２Ａ乃至２Ｄと配
線パターン３とは、異なる層で形成され異なるデザイン
ルールに基づき形成されている。

前記基本セル１の配線パターン３は、基本セル１間の境
界上（−点鎖線上）に配置された端子４に接続されてい
る。この端子４は、コンピュータのメモリ空間またはデ
イスプレィに仮想的に表示される。前記基本セル１の配
線パターン３は前記端子４に接続され、この端子４を介
して他の基本セルエの配線パターン３または基本セル１
の周囲に配置された図示しない周辺回路等の配線パター
ンと接続される。

次に、前記第１図に示す半導体集積回路装置のコンパク
ション方法について、第２図乃至第５図（各処理工程毎
に示す要部平面図）、及び第６図（フローチャート）を
用いて簡単に説明する。

まず、コンパクション処理をＹ方向（前記第１図中縦方
向）に行なう場合について説明する。初めに、前記第１
図に示す複数個の基本セル１のうち繰り返しの基礎にな
る基本セル１を第２図に示すように取り出す。ここで、
第６図に示すように、前記基本セル１のＹ方向（コンパ
クションする方向）の基準位置（第２図中Ａで示す）に
対する、この基本セルエの配線パターン３と、Ｘ方向（
コンパクションするＹ方向と直交する方向）の他の基本
セル１の配線パターン３との接続位置すなわち端子４の
相対位置（第２図中Ｂで示す）を、コンピュータにデー
タとして入力し記録するく１〉。

次に、前記基本セル１内の素子パターン２及び配線パタ
ーン３の夫々を、各階層毎のデザインル１ −ルに基づき、第３図及び第６図に示すようにコンピュ
ータにより自動的にＹ方向にコンパクションする〈２〉
。この際、前述した前記基本セル１に対する前記端子４
の相対位置はコンピュータに記録されているので、概略
の縮少率に基づき前記端子４の位置もＹ方向に移動させ
る。なお、基本セル１の左右夫々に設けられた端子４の
移動は、前記基本セル１のＹ方向において、前記第２図
の基準位置Ａからの距離が等しくなるように行なわれる
（左右夫々の端子４の移動量は同じ）。このコンパクシ
ョン処理によって、前記基本セル１の素子パターン２Ｂ
は配線パターン３に最大限に近接され、この基本セル１
の素子パターン２ＢのＹ方向の上部にデッドスペース（
第３図中Ｃで示す領域）が形成される。

このように、コンパクション処理において、基本セル１
内の配線パターン３と、Ｘ方向（コンパクションするＹ
方向と直交する方向）の他の基本セルエの配線パターン
３との接続位置関係（基本セル１に対する端子４の相対
位置）を、保持する。

１２− この処理工程により、基本セル１のＸ方向の配線パター
ン３間を接続する繋ぎ配線を配置する必要はなくなり、
繋ぎ配線を配置するのに必要な面積に相当する分、基本
セル１間の面積を縮少することができる。

次に、第４図及び第６図に示すように、前記Ｙ方向にコ
ンパクション処理された基本セルエは、デザインルール
に基づきＹ方向に動かせない素子パターン２Ａ、２Ｂ、
２Ｄ、配線パターン３の夫々（ルールに余裕がない）に
向って、Ｙ方向に動かせる素子パターン２Ｇ（ルールに
余裕がある）をデザインルールの最少の位置（両者間の
間隔が最少の位置）まで移動させる〈３〉。

このように、コンパクション処理後に動かせる前記素子
パターン２Ｃを動かせない特に前記配線パターン３に向
ってデザインルールの最少の位置まで動かす。この処理
工程により、前記基本セル１素子パターン２ＣのＹ方向
の下部にデッドスペース（第４図中りで示す領域）が形
成される。

また、前記基本セル１は、コンパクション処理後に、第
４図中、はぼ中心から上部にかけてパターンを動かせな
い固定領域（第４図中Ｅで示す）を設定し、この固定領
域以外の動かせる素子パターン２Ｃをデザインルールの
最小の位置まで移動させても良い。

次に、第５図及び第６図に示すように、コンピュータに
より自動的に前記基本セルエをＹ方向に繰り返し配置す
ると共に、各基本セル１をデザインルールの最少の位置
まで相互にＹ方向に移動する（近づける）く４〉。この
際、前述したように、前記基本セル１の上下部分には夫
々デッドスペースＣとＤが形成され、この処理工程によ
って前記デッドスペースＣとＤの夫々に相当する分、Ｙ
方向に配置された基本セル１間は重ね合わされる。

従って、Ｙ方向に配置された基本セル１間のデッドスペ
ース（空領域）は縮少されるので、この面積の縮少に相
当する分、集縮度を向上することができる。

次に、前記コンパクション処理がなされた、Ｙ本ブロッ
クとし、この基本ブロックについて、前記第６図に示す
〈１〉乃至く４〉の夫々の処理工程をＸ方向において行
なう。この結果、前記Ｙ方向、Ｘ方向の夫々に繰り返し
配置されたすべての基本セル１は、Ｙ方向、Ｘ方向の夫
々にコンパクション処理がなされたことになる。

次に、前記基本セルエが繰り返し配置された領域の周囲
に配置された周辺回路等をコンパクション処理する。周
辺回路等をコンパクション処理する際には、前記周辺回
路等の配線パターンと前記基本セルｌの配線パターン３
とが接続されているために、両者間の接続位置関係を保
持する必要がある。そこで、前述した第６図に示す処理
工程〈１〉と同様に両者間の接続位置関係をコンピュー
タに入力し記録することによって、基本セル１内の配線
パターン３と、周辺回路等の配線パターンとの接続位置
関係を保持することができる。従って、基本セル１と周
辺回路等との境界領域においても、繋ぎ配線を配置する
必要はない。

これら一連の処理工程によって、本実施例の半】５− 導体集積回路装置は完成する。

以上説明したように、本実施例によれば、少なくともＹ
方向に繰り返し配置された、夫々階層をなす素子パター
ン２Ａ乃至２Ｄ、及び配線パターン３を有する基本セル
１を、前記各階層毎のデザインルールに基づきコンパク
ション処理する半導体集積回路装置の形成方法において
、前記基本セル１内の配線パターン３とＸ方向に配置さ
れた他の基本セル１の配線パターン３との接続位置関係
を保持した状態で、前記基本セル１内の素子パターン２
Ａ乃至２Ｄ、配線パターン３の夫々を階層毎のデザイン
ルールに基づきＹ方向にコンパクションする段階と、該
コンパクション処理が施された基本セル１内のデザイン
ルールに基づきＹ方向に動かせない配線パターン３等に
向って、Ｙ方向に動かせる素子パターン２Ｃをデザイン
ルールの最小の位置まで移動する段階と、該基本セル１
をＹ方向に繰り返し配置すると共に、Ｙ方向に配置され
た各基本セル１をデザインルールの最小の位置まで相互
にＹ方向に移動する段階とを備える。

１６− この構成によれば、繰り返しの基礎となる基本セル１の
作成、この基本セル１のＹ方向の配置の夫々をコンピュ
ータによって行なうことができるので、人手で形成する
場合よりも半導体集積回路装置の開発期間を短縮するこ
とができる。

また、基本セル１内の配線パターン３と、Ｘ方向（コン
パクションするｙ方向と府交する方向）に配置された他
の基本セル１の配線パターン３との接続位置関係（端子
４の位置）は保持されているので、基本セル１の配線パ
ターン３間を接続する繋ぎ配線を配置する必要がなくな
り、繋ぎ配線を配置するのに必要な面積に相当する分、
半導体集積回路装置の集積度を向上することができる。

また、周辺回路等と基本セル１との境界領域においても
、基本セルｌ内の配線パターン３と、周囲回路等の配線
パターンとの接続位置関係は保持されているので、繋ぎ
配線を配置する必要はなくなり、この繋ぎ配線に相当す
る分、より半導体集積回路装置の集積度を向」ニするこ
とができる。

また、Ｙ方向に隣接する基本セル１間は、デッドスペー
ス（空領域）Ｃ及びＤの夫々に相当する分重ね合わせら
れて縮少されるので、半導体集積回路装置の集積度を向
］ニすることができる。

なお、前記半導体集積回路装置のＸ方向のコンパクショ
ン処理については、Ｙ方向のコンパクション処理と実質
的に同様な効果を奏することができる。

前述のコンパクション処理は、主に、基本セルエが繰り
返し配置されたＲＯＭ、ＤＲＡＭ、ＳＲＡＭ等のメモリ
、ＡＬＵ、ゲートアレイ等のロジックのいずれかまたは
両者を有する半導体集積回路装置に適用される。

以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る コンパクション技術を用いた半導体集積回路装置の形成
方法において、開発期間を短縮することができる。

また、前記コンパクション技術を用いた半導体集積回路
装置の形成方法において、集積度を向上することができ
る。

また、前記コンパクション技術を用いた半導体集積回路
装置の形成方法において、開発期間を短縮すると共に、
集積度を向上することができる。

【図面の簡単な説明】

第工図は、本発明の実施例の半導体集積回路装置のコン
パクションする前の概略構成を示す要部平面図、 第２図乃至第５図は、前記半導体集積回路装置の要部を
各処理工程毎に示す要部平面図、第６図は、前記半導体
集積口装置の形成方法を説明するためのフローチャート
である。 図中、１・・基本セル、２・・・素子パターン、３・・
配線パターン、４・・端子である。 ９− 第４図 第５図 第６図 ・・・主星ピ□ｉたじ・・

Claims (1)

1. 【特許請求の範囲】 １、少なくともＹ又はＸ方向に繰り返し配置された、夫
   々階層をなす素子パターン及び配線パターンを有する基
   本セルを、前記各階層毎のデザインルールに基づきコン
   パクション処理する半導体集積回路装置の形成方法にお
   いて、前記基本セル内の配線とコンパクションする方向
   と直交する方向の他の基本セルの配線又は周辺回路の配
   線との接続位置関係を保持した状態で、前記基本セル内
   の素子パターン、配線パターンの夫々を階層毎のデザイ
   ンルールに基づきＹ又はＸ方向にコンパクションする段
   階と、該コンパクション処理が施された基本セル内のデ
   ザインルールに基づきコンパクション処理される方向に
   動かせない素子パターン又は配線パターンに向って、コ
   ンパクション処理される方向に動かせる素子パターン又
   は配線パターンをデザインルールの最小の位置まで移動
   する段階と、該基本セルをコンパクション処理される方
   向に繰り返し配置すると共に、コンパクション処理され
   る方向に配置された各基本セルをデザインルールの最小
   の位置まで相互にコンパクション処理される方向に移動
   する段階とを備えたことを特徴とする半導体集積回路装
   置の形成方法。 ２、前記コンパクション処理がなされ、コンパクション
   処理される方向に繰り返し配置された複数個の基本セル
   は基本ブロックを構成し、この基本ブロックは前記コン
   パクション処理される方向と直向する方向に前記と同様
   のコンパクション処理がなされ、このコンパクション処
   理がなされた基本ブロックは、前記直交するコンパクシ
   ョン処理方向に夫々繰り返し配置される段階を備えたこ
   とを特徴とする請求項１に記載の半導体集積回路装置の
   形成方法。