JPH038583B2 - - Google Patents
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- JPH038583B2 JPH038583B2 JP57211606A JP21160682A JPH038583B2 JP H038583 B2 JPH038583 B2 JP H038583B2 JP 57211606 A JP57211606 A JP 57211606A JP 21160682 A JP21160682 A JP 21160682A JP H038583 B2 JPH038583 B2 JP H038583B2
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- JP
- Japan
- Prior art keywords
- insulating film
- film
- semiconductor
- electrode outlet
- layer
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
- H10W74/137—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being directly on the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/923—Bond pads having multiple stacked layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Wire Bonding (AREA)
- Non-Volatile Memory (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置の耐湿性、耐イオン性
を向上させるようにした構造に関するものであ
る。
を向上させるようにした構造に関するものであ
る。
従来、半導体装置の耐湿性は、特にプラスチツ
ク・モールドパツケージで問題になつており、パ
ツケージ内部の湿気、またはパツケージの亀裂に
よる外部からの侵入湿気が半導体装置の金属体層
を腐食させ、入出力端子のリーク電流の増大、ま
たは動作不能という症状となる。耐イオン性は、
特に不揮発性メモリで問題となつており、たとえ
ば、浮遊ゲートに電子を注入して情報の書き込み
を行なうFAMOS（Floating Gate Avalanche
injection MOS）など電子をたくわえる不揮発性
メモリはその電荷によつて、内部からアルカリイ
オンを引きつける作用があり、アルカリイオンが
メモリトランジスタのたくわえている電子の電界
を打ち消すほど引きつけられると、記憶している
情報の“１”、“０”が反転し、誤動作をする。
ク・モールドパツケージで問題になつており、パ
ツケージ内部の湿気、またはパツケージの亀裂に
よる外部からの侵入湿気が半導体装置の金属体層
を腐食させ、入出力端子のリーク電流の増大、ま
たは動作不能という症状となる。耐イオン性は、
特に不揮発性メモリで問題となつており、たとえ
ば、浮遊ゲートに電子を注入して情報の書き込み
を行なうFAMOS（Floating Gate Avalanche
injection MOS）など電子をたくわえる不揮発性
メモリはその電荷によつて、内部からアルカリイ
オンを引きつける作用があり、アルカリイオンが
メモリトランジスタのたくわえている電子の電界
を打ち消すほど引きつけられると、記憶している
情報の“１”、“０”が反転し、誤動作をする。
これらの信頼性特性上の欠点は、半導体装置に
一般に用いられているゲート酸化物の二酸化けい
素（以下、SiO2という）とともに、金属半導体
層（一般にはアルミニウム）の断線防止用として
その金属導電体層下に設けられるリンシリケート
ガラス膜（以下、PSG膜という）にアルカリイ
オンを吸着する作用があるからである。
一般に用いられているゲート酸化物の二酸化けい
素（以下、SiO2という）とともに、金属半導体
層（一般にはアルミニウム）の断線防止用として
その金属導電体層下に設けられるリンシリケート
ガラス膜（以下、PSG膜という）にアルカリイ
オンを吸着する作用があるからである。
次に、この欠点を改善するための従来例を第１
図に示す。第１図は半導体装置のチツプ端の断面
図である。１は半導体基板、２は半導体基板１に
形成されたトランジスタやダイオード等の素子
部、３は素子部２の表面保護用のSiO2膜、４は
PSG膜（５〜15モル％のリンを含む）、５はガラ
スコートまたはナイトライドコートをしてなる水
分を通さないパツシベーシヨン膜である。
図に示す。第１図は半導体装置のチツプ端の断面
図である。１は半導体基板、２は半導体基板１に
形成されたトランジスタやダイオード等の素子
部、３は素子部２の表面保護用のSiO2膜、４は
PSG膜（５〜15モル％のリンを含む）、５はガラ
スコートまたはナイトライドコートをしてなる水
分を通さないパツシベーシヨン膜である。
第１図に示す従来例では、半導体チツプの周辺
をSiO2３とPSG膜４が直接外部にさらされない
ようにパツシベーシヨン膜５でおおつているので
半導体チツプ側面外部からのアルカリイオン、不
純物等の侵入を防止することができる。
をSiO2３とPSG膜４が直接外部にさらされない
ようにパツシベーシヨン膜５でおおつているので
半導体チツプ側面外部からのアルカリイオン、不
純物等の侵入を防止することができる。
しかしながら、上述の技術では、耐湿性または
耐イオン性の問題は完全に解決されない。半導体
チツプをパツケージングし半導体装置とするため
には、パツケージリード足と半導体チツプの内部
回路とを電気的に接続する必要があり、第２図の
ように半導体チツプ内にパツシベーシヨン膜穴６
を設けて、その直下に電極引出口（ボンデイング
パツド）７を設ける。この電極引出口７は、ウエ
ハテスト時における針での接触、またはパツケー
ジリング時における金属線の接触による衝撃によ
つて一部分が取れ直下のPSG膜４が表面に露出
することがある。また、電極引出口７周辺のパツ
シベーシヨン膜５は、上記説明による衝撃によつ
てクラツクが入りやすい。その結果、アルカリイ
オン、不純物等は、露出したPSG膜またはパツ
シベーシヨン膜のクラツクから侵入しやすくな
り、信頼性特性を非常に損うという欠点があつ
た。
耐イオン性の問題は完全に解決されない。半導体
チツプをパツケージングし半導体装置とするため
には、パツケージリード足と半導体チツプの内部
回路とを電気的に接続する必要があり、第２図の
ように半導体チツプ内にパツシベーシヨン膜穴６
を設けて、その直下に電極引出口（ボンデイング
パツド）７を設ける。この電極引出口７は、ウエ
ハテスト時における針での接触、またはパツケー
ジリング時における金属線の接触による衝撃によ
つて一部分が取れ直下のPSG膜４が表面に露出
することがある。また、電極引出口７周辺のパツ
シベーシヨン膜５は、上記説明による衝撃によつ
てクラツクが入りやすい。その結果、アルカリイ
オン、不純物等は、露出したPSG膜またはパツ
シベーシヨン膜のクラツクから侵入しやすくな
り、信頼性特性を非常に損うという欠点があつ
た。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、電極引出口直下
またはその周辺のPSG膜、SiO2膜を選択的、ま
たは全面に取り除き内部回路のPSG膜、SiO2膜
とは分離し、アルカリイオン、不純物等が内部回
路のPSG膜、SiO2膜に伝わらないようにするこ
とによつて高信頼性特性を得ることのできる半導
体装置を提供することを目的としている。
除去するためになされたもので、電極引出口直下
またはその周辺のPSG膜、SiO2膜を選択的、ま
たは全面に取り除き内部回路のPSG膜、SiO2膜
とは分離し、アルカリイオン、不純物等が内部回
路のPSG膜、SiO2膜に伝わらないようにするこ
とによつて高信頼性特性を得ることのできる半導
体装置を提供することを目的としている。
以下、この発明の一実施例を図について説明す
る。第３図、第４図において従来例と同一符号は
同一部分または相当部分を示す。第３図はこの実
施例の電極引出口部の断面図であり、第４図はそ
の平面図である。８はトランジスタのゲートに用
いるのと同一の導電体層（通常、多結晶シリコ
ン）である。
る。第３図、第４図において従来例と同一符号は
同一部分または相当部分を示す。第３図はこの実
施例の電極引出口部の断面図であり、第４図はそ
の平面図である。８はトランジスタのゲートに用
いるのと同一の導電体層（通常、多結晶シリコ
ン）である。
この実施例の構造は、電極引出口７端下の
PSG膜を第３図のように電極引出口７を越える
広さで取り除き、電極引出口７直下のPSG膜４
ａと内部回路のPSG膜４ｂとを分離し、その分
離部には、水分を通さないパツシベーシヨン膜５
を形成している。このような構造を用いるので電
極引出口７の一部が取れPSG膜４ａが露出され、
アルカリイオン、不純物等が侵入しても内部回路
の方には進行できない。さらに、従来に比べて内
部回路のPSG膜４ｂは、パツシベーシヨン膜穴
６からの距離を長くすることができ、パツシベー
シヨン膜５にクラツク発生してもPSG膜４ｂへ
のアルカリイオン、不純物等の侵入を軽減でき
る。
PSG膜を第３図のように電極引出口７を越える
広さで取り除き、電極引出口７直下のPSG膜４
ａと内部回路のPSG膜４ｂとを分離し、その分
離部には、水分を通さないパツシベーシヨン膜５
を形成している。このような構造を用いるので電
極引出口７の一部が取れPSG膜４ａが露出され、
アルカリイオン、不純物等が侵入しても内部回路
の方には進行できない。さらに、従来に比べて内
部回路のPSG膜４ｂは、パツシベーシヨン膜穴
６からの距離を長くすることができ、パツシベー
シヨン膜５にクラツク発生してもPSG膜４ｂへ
のアルカリイオン、不純物等の侵入を軽減でき
る。
以上のように耐湿性、耐イオン性が向上し信頼
性特性のすぐれた半導体装置が得られる。
性特性のすぐれた半導体装置が得られる。
なお、PSG膜を取り除く方法は、通常のMOS
半導体プロセスで用いる多結晶シリコン、または
拡散層と金属体層とを接続するためのコンタクト
マスクを用いてプラズマエツチング等で取り除く
ことができる。このような手法を用いるので、電
極引出口７の下には、多結晶シリコン８を置かな
いとSiO2膜３までエツチングされるので電極引
出口７と半導体基板１が接触し、好ましくない。
半導体プロセスで用いる多結晶シリコン、または
拡散層と金属体層とを接続するためのコンタクト
マスクを用いてプラズマエツチング等で取り除く
ことができる。このような手法を用いるので、電
極引出口７の下には、多結晶シリコン８を置かな
いとSiO2膜３までエツチングされるので電極引
出口７と半導体基板１が接触し、好ましくない。
なお、第５図に示す他の実施例のようにPSG
膜４ｂを多結晶シリコン８端に接しないようにす
れば、PSG膜４ｂとSiO2膜３とが同時に一部取
り除かれてその分離領域にはパツシベーシヨン膜
５が入り、更に耐湿性、耐イオン性が向上する。
また、第６図に示す更に他の実施例のように電極
引出口７直下のPSG膜を取り除くようにすれば、
電極引出口７の腐蝕を防ぐことも期待できる。と
いうのは、電極引出口７の直下にPSG膜４ａが
存在して、電極引出口７に孔が発生しPSG膜４
ａが露出した場合、PSG膜の高濃度のリン（５
〜15モル％）を含んでいるので吸湿性が高く、電
極引出口７を腐蝕さすことがあるためである。
膜４ｂを多結晶シリコン８端に接しないようにす
れば、PSG膜４ｂとSiO2膜３とが同時に一部取
り除かれてその分離領域にはパツシベーシヨン膜
５が入り、更に耐湿性、耐イオン性が向上する。
また、第６図に示す更に他の実施例のように電極
引出口７直下のPSG膜を取り除くようにすれば、
電極引出口７の腐蝕を防ぐことも期待できる。と
いうのは、電極引出口７の直下にPSG膜４ａが
存在して、電極引出口７に孔が発生しPSG膜４
ａが露出した場合、PSG膜の高濃度のリン（５
〜15モル％）を含んでいるので吸湿性が高く、電
極引出口７を腐蝕さすことがあるためである。
以上のように、この発明によれば、電極引出口
の少なくとも端部の下のPSG膜を取り除くよう
にしたので耐湿性、耐イオン性が向上し、追加プ
ロセスも必要としないので半導体装置が安価にで
き信頼性特性の良好なものが得られるという効果
がある。
の少なくとも端部の下のPSG膜を取り除くよう
にしたので耐湿性、耐イオン性が向上し、追加プ
ロセスも必要としないので半導体装置が安価にで
き信頼性特性の良好なものが得られるという効果
がある。
第１図は従来の半導体装置のチツプ端の断面
図、第２図は従来の半導体装置の電極引出口部分
を示す断面図、第３図はこの発明の一実施例の電
極引出口部分の断面図、第４図は第３図の平面
図、第５図はこの発明の他の実施例の電極引出口
部分の断面図、第６図はこの発明の更に他の実施
例の電極引出口部分の断面図である。 図において、１は半導体基板、３は第１の絶縁
膜（酸化シリコン膜）、４は第２の絶縁膜（リン
シリケートガラス膜）、５は第３の絶縁膜（パツ
シベーシヨン膜）、７は電極引出口、８は導電体
層（ポリシリコン層）である。なお、図中同一符
号は同一または相当部分を示す。
図、第２図は従来の半導体装置の電極引出口部分
を示す断面図、第３図はこの発明の一実施例の電
極引出口部分の断面図、第４図は第３図の平面
図、第５図はこの発明の他の実施例の電極引出口
部分の断面図、第６図はこの発明の更に他の実施
例の電極引出口部分の断面図である。 図において、１は半導体基板、３は第１の絶縁
膜（酸化シリコン膜）、４は第２の絶縁膜（リン
シリケートガラス膜）、５は第３の絶縁膜（パツ
シベーシヨン膜）、７は電極引出口、８は導電体
層（ポリシリコン層）である。なお、図中同一符
号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 表面上に第１の絶縁膜を有し内部に半導体素
子が形成された半導体基板の上記半導体素子の形
成領域以外の部位の上の上記第１の絶縁膜上に第
２の絶縁膜、金属体層および第３の絶縁膜が順次
形成され、上記半導体素子の所要箇所に電気的に
接続された上記金属体層の一部が上記第３の絶縁
膜で覆われずに露出して電極引出口を構成する半
導体装置において、上記第１の絶縁膜上の上記電
極引出口に対応する部分に当該部分の上記金属体
層の周縁位置に達する導電体層を埋設し、上記金
属体層の周縁部が上記導電体層に接するようにす
ると共に、上記第２の絶縁膜の上記電極引出口の
周縁部分に対応する全部分を除去し、この除去さ
れた全周部に第３の絶縁膜を上記導電体層に接す
るように入り込ませたことを特徴とする半導体装
置。 ２ 電極引出口の周縁部分に対応する、第１と第
２の絶縁膜の全部分を除去し、この除去された全
周部に第３の絶縁膜を半導体基板に接するように
入り込ませたことを特徴とする特許請求の範囲第
１項記載の半導体装置。 ３ 第１の絶縁膜は酸化シリコン膜、第２の絶縁
膜はリンシリケートガラス膜、第３の絶縁膜はガ
ラス膜であることを特徴とする特許請求の範囲第
１項あるいは第２項記載の半導体装置。 ４ 第１の絶縁膜は酸化シリコン膜、第２の絶縁
膜はリンシリケートガラス膜、第３の絶縁膜は窒
化シリコン膜であることを特徴とする特許請求の
範囲第１項あるいは第２項記載の半導体装置。 ５ 導電体層はポリシリコン層であることを特徴
とする特許請求の範囲第１項ないし第４項のいず
れかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211606A JPS59100559A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211606A JPS59100559A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100559A JPS59100559A (ja) | 1984-06-09 |
| JPH038583B2 true JPH038583B2 (ja) | 1991-02-06 |
Family
ID=16608544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57211606A Granted JPS59100559A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100559A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370178A (ja) * | 1989-08-09 | 1991-03-26 | Seiko Instr Inc | 半導体装置 |
| JP5165190B2 (ja) * | 2005-06-15 | 2013-03-21 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
| JP2017112225A (ja) * | 2015-12-16 | 2017-06-22 | シャープ株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180138A (en) * | 1981-04-30 | 1982-11-06 | Nec Corp | Semiconductor device |
| JPS57202749A (en) * | 1981-06-08 | 1982-12-11 | Toshiba Corp | Semiconductor device |
| JPS58219741A (ja) * | 1982-06-15 | 1983-12-21 | Nippon Gakki Seizo Kk | 半導体装置 |
-
1982
- 1982-11-30 JP JP57211606A patent/JPS59100559A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59100559A (ja) | 1984-06-09 |
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