JPH0390943A - マイクロコンピュータのメモリ制御方法及びメモリ制御装置 - Google Patents
マイクロコンピュータのメモリ制御方法及びメモリ制御装置Info
- Publication number
- JPH0390943A JPH0390943A JP22461389A JP22461389A JPH0390943A JP H0390943 A JPH0390943 A JP H0390943A JP 22461389 A JP22461389 A JP 22461389A JP 22461389 A JP22461389 A JP 22461389A JP H0390943 A JPH0390943 A JP H0390943A
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- JP
- Japan
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- address
- memory
- microprocessor
- read
- rom
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、読出し専用メモリ、ランダム・アクセス・メ
モリ及びこの各メモリをアクセスするマイクロプロセッ
サを設け、ランダム・アクセス・メモリ領域のアドレス
内に読出し専用メモリ領域が介在するマイクロコンピュ
ータのメモリ制御方法及びメモリ制御装置に関する。
モリ及びこの各メモリをアクセスするマイクロプロセッ
サを設け、ランダム・アクセス・メモリ領域のアドレス
内に読出し専用メモリ領域が介在するマイクロコンピュ
ータのメモリ制御方法及びメモリ制御装置に関する。
［従来の技術］
近年マイクロコンピュータにおいてはランダム・アクセ
ス・メモリ（以下、ＲＡＭと称する。）の容量がかなり
大きくなり、１つのメモリＩＣに指定できるメモリ空間
が幅広くなっている。このため読出し専用メモリ（以下
、ＲＯＭと称する。）を配置したい領域にＲＡＭが存在
する不都合が生じる。
ス・メモリ（以下、ＲＡＭと称する。）の容量がかなり
大きくなり、１つのメモリＩＣに指定できるメモリ空間
が幅広くなっている。このため読出し専用メモリ（以下
、ＲＯＭと称する。）を配置したい領域にＲＡＭが存在
する不都合が生じる。
このようなことから従来ではＲＯＭとＲＡＭを同時にア
クセスしないようにＲＯＭ 領域を切り離しメモリ空間
をすべてＲＡ Ｍ 領域にしたもの（特開昭５８−５８
６６５号公報参照）やＲＡＭとＲＯＭをモード信号で切
替えてアクセスするもの（特開昭５８−２０３５６０号
公報参照）が知られている。
クセスしないようにＲＯＭ 領域を切り離しメモリ空間
をすべてＲＡ Ｍ 領域にしたもの（特開昭５８−５８
６６５号公報参照）やＲＡＭとＲＯＭをモード信号で切
替えてアクセスするもの（特開昭５８−２０３５６０号
公報参照）が知られている。
［発明が解決しようとする課題］
しかしこの従来装置のものでは、ＲＯＭをイネーブルに
しておくと第４図に斜線で示すＲＡＭ領域におけるＲＯ
Ｍ領域と重なる部分がアクセスできなくなり、このため
ＲＯＭ容量と同容量のＲＡＭが無駄になる問題があった
。
しておくと第４図に斜線で示すＲＡＭ領域におけるＲＯ
Ｍ領域と重なる部分がアクセスできなくなり、このため
ＲＯＭ容量と同容量のＲＡＭが無駄になる問題があった
。
そこで本発明は、ＲＡＭ領域内にＲＯＭ領域が存／１三
するものにおいて、ＲＡＭ領域とＲＯＭ ｎＲ域の重な
りを無くし、ＲＡＭ領域のすべてを無駄無くアクセスで
きるマイクロコンピュータのメモリ制御方法及びメモリ
制御装置を提供しようとするものである。
するものにおいて、ＲＡＭ領域とＲＯＭ ｎＲ域の重な
りを無くし、ＲＡＭ領域のすべてを無駄無くアクセスで
きるマイクロコンピュータのメモリ制御方法及びメモリ
制御装置を提供しようとするものである。
［課題を解決するための手段］
本発明は、読出し専用メモリ、ランダム・アクセス・メ
モリ及びこの各メモリをアクセスするマイクロプロセッ
サを設け、ランダム・アクセス・メモリ領域のアドレス
内に読出し専用メモリ領域が介在するマイクロコンピュ
ータにおいて、マイクロプロセッサが読出し専用メモリ
の最大アドレス以上のメモリ領域をアクセスするときに
はマイクロプロセッサによる指定アドレスを読出し専用
メモリの容量分減算シフトしてランダム・アクセス◆メ
モリをアクセスし、マイクロプロセッサが読出し専用メ
モリの最小アドレス未満のメモリ領域をアクセスすると
きにはマイクロプロセッサによる指定アドレスを変換せ
ずにランダム・アクセス・メモリをアクセスし、かつマ
イクロプロセッサが読出し専用メモリの領域内のメモリ
領域をアクセスするときには読出し専用メモリにイネー
ブル信号を出力してマイクロプロセッサによる指定アド
レスを変換せずに読出し専用メモリをアクセスするメモ
リ制御方法である。
モリ及びこの各メモリをアクセスするマイクロプロセッ
サを設け、ランダム・アクセス・メモリ領域のアドレス
内に読出し専用メモリ領域が介在するマイクロコンピュ
ータにおいて、マイクロプロセッサが読出し専用メモリ
の最大アドレス以上のメモリ領域をアクセスするときに
はマイクロプロセッサによる指定アドレスを読出し専用
メモリの容量分減算シフトしてランダム・アクセス◆メ
モリをアクセスし、マイクロプロセッサが読出し専用メ
モリの最小アドレス未満のメモリ領域をアクセスすると
きにはマイクロプロセッサによる指定アドレスを変換せ
ずにランダム・アクセス・メモリをアクセスし、かつマ
イクロプロセッサが読出し専用メモリの領域内のメモリ
領域をアクセスするときには読出し専用メモリにイネー
ブル信号を出力してマイクロプロセッサによる指定アド
レスを変換せずに読出し専用メモリをアクセスするメモ
リ制御方法である。
また本発明は、マイクロプロセッサによる指定アドレス
から読出し専用メモリの容量分のアドレスを減算する減
算器と、マイクロプロセッサによる指定アドレスが読出
し専用メモリの最大アドレス以上か否かを比較判定する
第１の比較器と、マイクロプロセッサによる指定アドレ
スが読出し専用メモリの最小アドレス未満か否かを比較
判定する第２の比較器と、第１の比較器が最大アドレス
以上を比較判定したとき減算器からのアドレスを出力し
、また第１の比較器が最大アドレス未満を比較判定した
ときマイクロプロセッサによる指定アドレスをそのまま
出力するセレクタと、第１の比較器が最大アドレス未満
を比較判定し、かつ第２の比較器が最小アドレス以上を
比較判定したとき読出し専用メモリのイネーブル信号を
出力する信号出力手段を設け、信号出力手段からイネー
ブル信号が出力されないときセレクタから出力されるア
ドレスに基づいてランダム・アクセス・メモリをアクセ
スし、信号出力手段からイネーブル信号が出力されると
きマイクロプロセッサによる指定アドレスに基づいて読
出し専用メモリをアクセスするメモリ制御装置である。
から読出し専用メモリの容量分のアドレスを減算する減
算器と、マイクロプロセッサによる指定アドレスが読出
し専用メモリの最大アドレス以上か否かを比較判定する
第１の比較器と、マイクロプロセッサによる指定アドレ
スが読出し専用メモリの最小アドレス未満か否かを比較
判定する第２の比較器と、第１の比較器が最大アドレス
以上を比較判定したとき減算器からのアドレスを出力し
、また第１の比較器が最大アドレス未満を比較判定した
ときマイクロプロセッサによる指定アドレスをそのまま
出力するセレクタと、第１の比較器が最大アドレス未満
を比較判定し、かつ第２の比較器が最小アドレス以上を
比較判定したとき読出し専用メモリのイネーブル信号を
出力する信号出力手段を設け、信号出力手段からイネー
ブル信号が出力されないときセレクタから出力されるア
ドレスに基づいてランダム・アクセス・メモリをアクセ
スし、信号出力手段からイネーブル信号が出力されると
きマイクロプロセッサによる指定アドレスに基づいて読
出し専用メモリをアクセスするメモリ制御装置である。
［作用］
このような構成の本発明においては、減算器によってマ
イクロプロセッサによる指定アドレスから読出し専用メ
モリの容量分のアドレスが減算される。
イクロプロセッサによる指定アドレスから読出し専用メ
モリの容量分のアドレスが減算される。
一方、指定アドレスが読出し専用メモリの最大アドレス
以上か否かが第１の比較器によって比較判定されると共
に、指定アドレスが読出し専用メモリの最小アドレス未
満か否かが第２の比較器によって比較判定される。
以上か否かが第１の比較器によって比較判定されると共
に、指定アドレスが読出し専用メモリの最小アドレス未
満か否かが第２の比較器によって比較判定される。
そして指定アドレスが読出し専用メモリの最大アドレス
以上であればセレクタを介して減算器からのアドレス、
すなわち指定アドレスを読出し専用メモリのアドレス分
減算シフトしたアドレスが出力されそのアドレスに基づ
いてランダム・アクセス・メモリがアクセスされる。ま
た指定アドレスが読出し専用メモリの最小アドレス未満
であればセレクタを介してその指定アドレスがそのまま
出力され、その指定アドレスに基づいてランダム・アク
セス・メモリがアクセスされる。こうしてランダム・ア
クセス・メモリはすべての領域にわたって連続したアド
レスでアクセスされることになる。
以上であればセレクタを介して減算器からのアドレス、
すなわち指定アドレスを読出し専用メモリのアドレス分
減算シフトしたアドレスが出力されそのアドレスに基づ
いてランダム・アクセス・メモリがアクセスされる。ま
た指定アドレスが読出し専用メモリの最小アドレス未満
であればセレクタを介してその指定アドレスがそのまま
出力され、その指定アドレスに基づいてランダム・アク
セス・メモリがアクセスされる。こうしてランダム・ア
クセス・メモリはすべての領域にわたって連続したアド
レスでアクセスされることになる。
またＲＯＭ領域をアクセスするときには指定アドレスが
読出し専用メモリの最大アドレス未満で最小アドレス以
上の範囲になっているのでこのときは読出し専用メモリ
のイネーブル信号が出力され読出し専用メモリはマイク
ロプロセッサからの指定アドレスによってアクセスされ
ることになる。
読出し専用メモリの最大アドレス未満で最小アドレス以
上の範囲になっているのでこのときは読出し専用メモリ
のイネーブル信号が出力され読出し専用メモリはマイク
ロプロセッサからの指定アドレスによってアクセスされ
ることになる。
［実施例コ
以下、本発明の実施例を図面を参照して説明する。
第１図はマイクロコンピュータの構成を示すブロック図
で、１は制御部本体を構成するマイクロプロセッサ、２
はＲＡＭ （ランダム◆アクセス・メモリ）、３はＲＯ
Ｍ （読出し専用メモリ）、４はＩ１０コントローラ、
５は要部を構成するメモリ制御回路である。
で、１は制御部本体を構成するマイクロプロセッサ、２
はＲＡＭ （ランダム◆アクセス・メモリ）、３はＲＯ
Ｍ （読出し専用メモリ）、４はＩ１０コントローラ、
５は要部を構成するメモリ制御回路である。
前記マイクロプロセッサ１とＲＯＭ３、Ｉ１０コントロ
ーラ４とはアドレス・パスライン６、データ・パスライ
ン７及びコントロール・パスライン８によって接続され
ている。
ーラ４とはアドレス・パスライン６、データ・パスライ
ン７及びコントロール・パスライン８によって接続され
ている。
また前記マイクロプロセッサ１とＲＡＭ２とは前記デー
タ・パスライン７及びコントロール・パスライン８によ
って接続されている。
タ・パスライン７及びコントロール・パスライン８によ
って接続されている。
また前記マイクロプロセッサ１とメモリ制御回路５とは
前記アドレス・パスライン６及びデータ・パスライン７
によって接続されている。
前記アドレス・パスライン６及びデータ・パスライン７
によって接続されている。
そして前記メモリ制御回路５は前記ＲＡＭ２に対してＲ
ＡＭアドレス・パスライン９を介して接続されている。
ＡＭアドレス・パスライン９を介して接続されている。
また前記メモリ制御回路５からＲＯＭイネーブル信号Ｅ
Ｎを前記ＲＯＭ３に供給するようになっている。
Ｎを前記ＲＯＭ３に供給するようになっている。
前記メモリ制御回路５は第２図に示すように構成されて
いる。すなわち前記データ・パスライン７に対してＲＯ
Ｍ領域先頭アドレスレジスタ２１及びＲＯＭ領域終了ア
ドレスレジスタ２２が接続されている。前記各レジスタ
２１．２２にはまた書込み制御信号ＩＯＷが入力される
ようになっている。そして前記ＲＯＭ領域先頭アドレス
レジスタ２１には書込み制御信号１０Ｗの人力によって
データ・パスライン７を介して前記マイクロプロセッサ
１によりＲＯＭ領域の最大アドレスデータである先頭ア
ドレスデータＡＤＤＨが格納され、また前記ＲＯＭ領域
終了アドレスレジスタ２２には書込み制御信号１０Ｗの
人力によってデータ・パスライン７を介して前記マイク
ロプロセッサ１によりＲＯＭ領域の最小アドレスデータ
である終了アドレスデータＡＤＤＬが格納されるように
なっている。
いる。すなわち前記データ・パスライン７に対してＲＯ
Ｍ領域先頭アドレスレジスタ２１及びＲＯＭ領域終了ア
ドレスレジスタ２２が接続されている。前記各レジスタ
２１．２２にはまた書込み制御信号ＩＯＷが入力される
ようになっている。そして前記ＲＯＭ領域先頭アドレス
レジスタ２１には書込み制御信号１０Ｗの人力によって
データ・パスライン７を介して前記マイクロプロセッサ
１によりＲＯＭ領域の最大アドレスデータである先頭ア
ドレスデータＡＤＤＨが格納され、また前記ＲＯＭ領域
終了アドレスレジスタ２２には書込み制御信号１０Ｗの
人力によってデータ・パスライン７を介して前記マイク
ロプロセッサ１によりＲＯＭ領域の最小アドレスデータ
である終了アドレスデータＡＤＤＬが格納されるように
なっている。
前８２ ＲＯＭ領域先頭アドレスレジスタ２１に格納さ
れた先頭アドレスデータＡＤＤＨを第１の減算器２３及
び第１の比較器２４にそれぞれ供給するようになってい
る。また前記ＲＯＭ領域終了アドレスレジスタ２２に格
納された終了アドレスデータＡＤＤＬを前記第１の減算
器２３及び第２の比較器２５にそれぞれ供給するように
なっている。
れた先頭アドレスデータＡＤＤＨを第１の減算器２３及
び第１の比較器２４にそれぞれ供給するようになってい
る。また前記ＲＯＭ領域終了アドレスレジスタ２２に格
納された終了アドレスデータＡＤＤＬを前記第１の減算
器２３及び第２の比較器２５にそれぞれ供給するように
なっている。
前記第１の減算器２３は先頭アドレスデータＡＤＤＨか
ら終了アドレスデータＡＤＤＬを減算してＲＯＭ３の容
量に対応したアドレス量を求め、そのアドレス量を第２
の減算器２６に供給している。
ら終了アドレスデータＡＤＤＬを減算してＲＯＭ３の容
量に対応したアドレス量を求め、そのアドレス量を第２
の減算器２６に供給している。
前記アドレス・パスライン６を介して転送されるマイク
ロプロセッサ１からの指定アドレスＬＡを前記第２の減
算器２６、第１、第２の比較器２４．２５及びセレクタ
２７にそれぞれ入力している。
ロプロセッサ１からの指定アドレスＬＡを前記第２の減
算器２６、第１、第２の比較器２４．２５及びセレクタ
２７にそれぞれ入力している。
前記第２の減算器２６はマイクロプロセッサ１からの指
定アドレスＬＡから前記第１の減算器２３からのアドレ
ス量を減算して指定アドレスをＲＯＭ３の容量分減算シ
フトし、そのシフトしたアドレスを前記セレクタ２７に
供給している。
定アドレスＬＡから前記第１の減算器２３からのアドレ
ス量を減算して指定アドレスをＲＯＭ３の容量分減算シ
フトし、そのシフトしたアドレスを前記セレクタ２７に
供給している。
前記第１の比較器２４はマイクロプロセッサ１からの指
定アドレスＬＡが先頭アドレスＡＤＤＨ以上か否かを比
較判定し、ＡＤＤＨ≦ＬＡのときハイレベル信号、ＡＤ
ＤＨ＞ＬＡのときローレベル信号を前記セレクタ２７に
供給すると共に反転回路２８を介して２人力アンドゲー
ト回路２９に供給している。
定アドレスＬＡが先頭アドレスＡＤＤＨ以上か否かを比
較判定し、ＡＤＤＨ≦ＬＡのときハイレベル信号、ＡＤ
ＤＨ＞ＬＡのときローレベル信号を前記セレクタ２７に
供給すると共に反転回路２８を介して２人力アンドゲー
ト回路２９に供給している。
前記セレクタ２７は第１の比較器２４からハイレベル信
号が入力されると前記第２の減算器２６からのアドレス
データがＲＡＭアドレス・パスライン９を介して前記Ｒ
ＡＭ２に供給されるように選択動作を行い また第１の
比較器２４からローレベル信号が人力されると前記アド
レス・パスライン６からの指定アドレスデータがそのま
まＲＡＭアドレス・パスライン９を介して前記ＲＡＭ２
に供給されるように選択動作を行うようになっている。
号が入力されると前記第２の減算器２６からのアドレス
データがＲＡＭアドレス・パスライン９を介して前記Ｒ
ＡＭ２に供給されるように選択動作を行い また第１の
比較器２４からローレベル信号が人力されると前記アド
レス・パスライン６からの指定アドレスデータがそのま
まＲＡＭアドレス・パスライン９を介して前記ＲＡＭ２
に供給されるように選択動作を行うようになっている。
前記第２の比較器２５はマイクロプロセッサ１からの指
定アドレスＬＡが終了アドレスＡＤＤＬ未満か否かを比
較判定し、ＡＤＤＬ５ＬＡのときハイレベル信号、ＡＤ
ＤＬ＞ＬＡのときローレベル信号を前記アンドゲート回
路２９に供給している。
定アドレスＬＡが終了アドレスＡＤＤＬ未満か否かを比
較判定し、ＡＤＤＬ５ＬＡのときハイレベル信号、ＡＤ
ＤＬ＞ＬＡのときローレベル信号を前記アンドゲート回
路２９に供給している。
前記アンドゲート回路２９は２人力が共にハイレベルの
とき前記ＲＯＭ３にＲＯＭイネーブル信号ＥＮを供給す
るようになっている。
とき前記ＲＯＭ３にＲＯＭイネーブル信号ＥＮを供給す
るようになっている。
このような構成の本実施例においては、例えば第３図の
（ａ）に示すようにＲＡ Ｍ Ｍ域のアドレスが０〜Ｆ
ＦＦＦＦＦで、そのＲＡＭ領域内にＲＯＭ領域のアドレ
スＡＤＤＬ−ＡＤＤＨが存７Ｅするとすると、マイクロ
プロセッサ１からの指定アドレスＬＡがＬＡ≧ＡＤＤＨ
のときには第１の比較器２４の出力によってセレクタ２
７は第２の減算器２６からのアドレスデータを選択する
。このアドレスデータは指定アドレスＬＡがｒＬＡ−（
ＡＤＤＨ−ＡＤＤＬ）Ｊにアドレス変換されている。
（ａ）に示すようにＲＡ Ｍ Ｍ域のアドレスが０〜Ｆ
ＦＦＦＦＦで、そのＲＡＭ領域内にＲＯＭ領域のアドレ
スＡＤＤＬ−ＡＤＤＨが存７Ｅするとすると、マイクロ
プロセッサ１からの指定アドレスＬＡがＬＡ≧ＡＤＤＨ
のときには第１の比較器２４の出力によってセレクタ２
７は第２の減算器２６からのアドレスデータを選択する
。このアドレスデータは指定アドレスＬＡがｒＬＡ−（
ＡＤＤＨ−ＡＤＤＬ）Ｊにアドレス変換されている。
しかしてアドレスｒＬＡ−（ＡＤＤＨ−ＡＤＤＬ）Ｊに
よってＲＡＭ２がアクセスされるようになる。
よってＲＡＭ２がアクセスされるようになる。
またマイクロプロセッサ１からの指定アドレスＬＡがＬ
Ａ＜ＡＤＤＨのときには第１の比較器２４の出力によっ
てセレクタ２７はアドレス・パスライン６からの指定ア
ドレスデータを選択する。
Ａ＜ＡＤＤＨのときには第１の比較器２４の出力によっ
てセレクタ２７はアドレス・パスライン６からの指定ア
ドレスデータを選択する。
この場合はＬＡ＜ＡＤＤＬであれば指定アドレスＬＡに
よって直接ＲＡＭ２がアクセスされるようになる。
よって直接ＲＡＭ２がアクセスされるようになる。
従ってＲＡＭ２は第３図の（ｂ）に示すように０〜ｒＦ
ＦＦＦＦＦ−（ＡＤＤＨ−ＡＤＤＬ）Ｊまで連続したア
ドレスでアクセスされるようになる。
ＦＦＦＦＦ−（ＡＤＤＨ−ＡＤＤＬ）Ｊまで連続したア
ドレスでアクセスされるようになる。
また指定アドレスＬＡがＡＤＤＨ＞ＬＡ≧ＡＤＤＬのと
きにはアンドゲート回路２９への人力が共にハイレベル
となるためそのアンドゲート回路２９からＲＯＭイネー
ブル信号ＥＮが出力されてＲＯＭ３に供給されるように
なる。従ってこの場合にはマイクロプロセッサ１からの
指定アドレスＬＡがアドレス・パスライン６を介してＲ
ＯＭ３に直接供給されＲＯＭ ３がアクセスされること
になる。
きにはアンドゲート回路２９への人力が共にハイレベル
となるためそのアンドゲート回路２９からＲＯＭイネー
ブル信号ＥＮが出力されてＲＯＭ３に供給されるように
なる。従ってこの場合にはマイクロプロセッサ１からの
指定アドレスＬＡがアドレス・パスライン６を介してＲ
ＯＭ３に直接供給されＲＯＭ ３がアクセスされること
になる。
このようにＲＡＭ領域とＲＯＭ領域とは重ならないよう
にアドレス指定が行われてアクセスされるので、ＲＡＭ
領域においてアクセスされない無駄な領域は存在しない
ことになる。
にアドレス指定が行われてアクセスされるので、ＲＡＭ
領域においてアクセスされない無駄な領域は存在しない
ことになる。
また、ＲＯＭ領域のアドレスを任意に変更しても各レジ
スタ２１．２２に格納する先頭アドレスと終了アドレス
をそれに応じて変更すれば簡単に対処することができる
。またＲＯＭの容量を増加させることがあってもそれに
応じて先頭アドレス、終了アドレスを設定すればよく簡
単に対処することができる。
スタ２１．２２に格納する先頭アドレスと終了アドレス
をそれに応じて変更すれば簡単に対処することができる
。またＲＯＭの容量を増加させることがあってもそれに
応じて先頭アドレス、終了アドレスを設定すればよく簡
単に対処することができる。
なお、前記実施例においてＲＯＭ領域先頭アドレスレジ
スタ２１、ＲＯＭ領域終了アドレスレジスタ２２及び第
１の減算器２３を省略し、第１、第２の比較器２４．２
５及び第２の減算器２６に予め設定された固定データＡ
ＤＤＨ，ＡＤＤＬ。
スタ２１、ＲＯＭ領域終了アドレスレジスタ２２及び第
１の減算器２３を省略し、第１、第２の比較器２４．２
５及び第２の減算器２６に予め設定された固定データＡ
ＤＤＨ，ＡＤＤＬ。
（ＡＤＤＨ−ＡＤＤＬ）を直接人力させるようにしても
よい。
よい。
［発明の効果］
以上詳述したように本発明によれば、ＲＡ Ｍ領域内に
ＲＯＭ領域が存在するものにおいて、ＲＡＭ領域とＲＯ
Ｍ領域の重なりを無くし、ＲＡ Ｍ領域のすべてを無駄
無くアクセスできるマイクロコンピュータのメモリ制御
方法及びメモリ制御装置を提供できるものである。
ＲＯＭ領域が存在するものにおいて、ＲＡＭ領域とＲＯ
Ｍ領域の重なりを無くし、ＲＡ Ｍ領域のすべてを無駄
無くアクセスできるマイクロコンピュータのメモリ制御
方法及びメモリ制御装置を提供できるものである。
第１図乃至第３図は本発明の実施例を示すもので、第１
図はマイクロコンピュータの構成を示すブロック図、第
２図はメモリ制御回路の具体的構成を示すブロック図、
第３図はＲＡ Ｍ ｎＡ域及びＲＯＭ領域とアドレスの
関係を示すメモリマツプ、第４図は従来におけるＲＡＭ
領域とＲＯＭ ｅＭ域の関係を示すメモリマツプである
。 １・・・マイクロプロセッサ、 ２・・・ＲＡＭ （ランダム・アクセス・メモリ）、３
・・・ＲＯＭ （読出し専用メモリ）、５・・・メモリ
制御回路、 ２４・・・第１の比較器、 ２５・・・第２の比較器、 ２６・・・第２の減算器、 ２７・・・セレクタ、 ２８・・・反転回路、 ２９・・・アンドゲート回路。 出廓人代理人
図はマイクロコンピュータの構成を示すブロック図、第
２図はメモリ制御回路の具体的構成を示すブロック図、
第３図はＲＡ Ｍ ｎＡ域及びＲＯＭ領域とアドレスの
関係を示すメモリマツプ、第４図は従来におけるＲＡＭ
領域とＲＯＭ ｅＭ域の関係を示すメモリマツプである
。 １・・・マイクロプロセッサ、 ２・・・ＲＡＭ （ランダム・アクセス・メモリ）、３
・・・ＲＯＭ （読出し専用メモリ）、５・・・メモリ
制御回路、 ２４・・・第１の比較器、 ２５・・・第２の比較器、 ２６・・・第２の減算器、 ２７・・・セレクタ、 ２８・・・反転回路、 ２９・・・アンドゲート回路。 出廓人代理人
Claims (2)
- （１）読出し専用メモリ、ランダム・アクセス・メモリ
及びこの各メモリをアクセスするマイクロプロセッサを
設け、前記ランダム・アクセス・メモリ領域のアドレス
内に読出し専用メモリ領域が介在するマイクロコンピュ
ータにおいて、前記マイクロプロセッサが前記読出し専
用メモリの最大アドレス以上のメモリ領域をアクセスす
るときには前記マイクロプロセッサによる指定アドレス
を前記読出し専用メモリの容量分減算シフトして前記ラ
ンダム・アクセス・メモリをアクセスし、前記マイクロ
プロセッサが前記読出し専用メモリの最小アドレス未満
のメモリ領域をアクセスするときには前記マイクロプロ
セッサによる指定アドレスを変換せずに前記ランダム・
アクセス・メモリをアクセスし、かつ前記マイクロプロ
セッサが前記読出し専用メモリの領域内のメモリ領域を
アクセスするときには前記読出し専用メモリにイネーブ
ル信号を出力して前記マイクロプロセッサによる指定ア
ドレスを変換せずに前記読出し専用メモリをアクセスす
ることを特徴とするマイクロコンピュータのメモリ制御
方法。 - （２）読出し専用メモリ、ランダム・アクセス・メモリ
及びこの各メモリをアクセスするマイクロプロセッサを
設け、前記ランダム・アクセス・メモリ領域のアドレス
内に読出し専用メモリ領域が介在するマイクロコンピュ
ータにおいて、前記マイクロプロセッサによる指定アド
レスから前記読出し専用メモリの容量分のアドレスを減
算する減算器と、前記マイクロプロセッサによる指定ア
ドレスが前記読出し専用メモリの最大アドレス以上か否
かを比較判定する第１の比較器と、前記マイクロプロセ
ッサによる指定アドレスが前記読出し専用メモリの最小
アドレス未満か否かを比較判定する第２の比較器と、前
記第１の比較器が最大アドレス以上を比較判定したとき
前記減算器からのアドレスを出力し、また前記第１の比
較器が最大アドレス未満を比較判定したとき前記マイク
ロプロセッサによる指定アドレスをそのまま出力するセ
レクタと、前記第１の比較器が最大アドレス未満を比較
判定し、かつ前記第２の比較器が最小アドレス以上を比
較判定したとき前記読出し専用メモリのイネーブル信号
を出力する信号出力手段を設け、前記信号出力手段から
イネーブル信号が出力されないとき前記セレクタから出
力されるアドレスに基づいて前記ランダム・アクセス・
メモリをアクセスし、前記信号出力手段からイネーブル
信号が出力されるとき前記マイクロプロセッサによる指
定アドレスに基づいて前記読出し専用メモリをアクセス
することを特徴とするマイクロコンピュータのメモリ制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22461389A JPH0390943A (ja) | 1989-09-01 | 1989-09-01 | マイクロコンピュータのメモリ制御方法及びメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22461389A JPH0390943A (ja) | 1989-09-01 | 1989-09-01 | マイクロコンピュータのメモリ制御方法及びメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0390943A true JPH0390943A (ja) | 1991-04-16 |
Family
ID=16816464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22461389A Pending JPH0390943A (ja) | 1989-09-01 | 1989-09-01 | マイクロコンピュータのメモリ制御方法及びメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0390943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515782A (en) * | 1992-11-30 | 1996-05-14 | Komori Corporation | Cylinder cleaning apparatus for printing press |
-
1989
- 1989-09-01 JP JP22461389A patent/JPH0390943A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515782A (en) * | 1992-11-30 | 1996-05-14 | Komori Corporation | Cylinder cleaning apparatus for printing press |
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