JPH039141Y2

JPH039141Y2 -

Info

Publication number: JPH039141Y2
Application number: JP3997481U
Authority: JP
Priority date: 1981-03-20
Filing date: 1981-03-20
Publication date: 1991-03-07
Also published as: JPS57152624U

Description

【考案の詳細な説明】この考案は、CRによる微分回路を必要とせず、
かつ集積化した場合に端子を１つとすることが出
来るタイマースタンバイ回路に関するものであ
る。

近年、電子技術の急速な発達に伴なつて、テー
プデツキも集積化されたデツキコントロール回路
によつて各種モード制御が行なわれるようになつ
て来た。そして、この集積化されたデツキコント
ロール回路は、各モード端子にそれぞれ接続され
たノンロツクタイプのスイツチによつて構成され
るストツプ、再生、早送り、巻戻し、録音および
ポーズスイツチをそれぞれ一瞬閉じることによつ
て、該操作モードスイツチに対応した動作が自動
的に得られるようになつている。そして、このよ
うなデツキコントロール回路を有する場合には、
そのモード制御が容易に行なえるために、タイマ
ー回路との組合せによつて所望の時間に録音また
は再生を行なうタイマースタンバイ回路が設けら
れている。

第１図は従来一般に用いられているタイマース
タンバイ回路を有するデツキコントロール回路の
一例を示す回路図であつて、デツキコントローラ
Ａは、各モード入力端IN１〜IN６と電源＋Ｂと
の間にそれぞれノンロツクタイプのモードスイツ
チMS１〜MS６が設けられており、このモード
スイツチMS１〜MS６のいずれかが閉じられて
対応する入力端IN１〜IN６が“Ｈ”レベルにな
ると、デツキコントローラＡは図示しないヘツド
ベース移動用のソレノイドおよびモードを駆動し
て対応するモードにセツトする。一方、タイマー
スタンバイ回路は、電源＋Ｂの立上りを微分する
コンデンサＣ１と抵抗Ｒ１と、この微分出力を逆
流防止用のダイオードＤ１，Ｄ２を介してデツキ
コントローラＡの再生入力端IN２および録音入
力端IN５に選択的に供給するタイマーモードセ
レクトスイツチSWとによつて構成されている。
そして、電源＋Ｂの経路に図示しないタイマー回
路の接点が設けられており、予め定められた時間
に達した時点において接点が閉じられると、電源
＋Ｂが供給されてコンデンサＣ１と抵抗Ｒ１によ
る微分回路が電源＋Ｂの立上り時点において微分
パルスを発生する。この微分パルスは、タイマー
モードセレクトスイツチSWによつて選択された
ダイオードＤ１，Ｄ２を介してデツキコントロー
ラＡの再生入力端IN２または録音入力端IN５を
トリガするように構成されている。しかしなが
ら、上記構成によるタイマースタンバイ回路は、
デツキコントローラＡが電源＋Ｂの立上り時に作
動する抵抗R₂とコンデンサC₂による積分回路の
出力によつてイニシヤルリセツトが行なわれてい
る関係上、このリセツト期間よりも長い微分パル
スを発生させる必要がある。しかし、CRによる
微分回路は、種々条件によつてその出力パルス幅
が大きくばらつくものであり、これに伴つてタイ
マースタンバイ回路による制御が不確実なものと
なつてしまう。また、微分回路にコンデンサを必
要とする関係上、集積化に不向きの回路となつて
しまうとともに、広い微分パルスを得るには大き
な要量のコンデンサが必要になる等の問題を有し
ている。

従つて、この考案による目的は、CRによる微
分回路を必要とせず、かつ確実な動作が得られる
とともに、集積化した場合における端子を１つに
することが出来るタイマースタンバイ回路を提供
することである。以下、図面を用いてこの考案に
よるタイマースタンバイ回路を詳細に説明する。

第２図は、この考案によるタイマースタンバイ
回路を適用したデツキコントローラの一実施例を
示す回路図であつて、デツキコントローラＡは、
モード入力端IN１，IN２とアースとの間に再生
および録音モード用のモードスイツチMS１，
MS２が設けられている。また、このモード入力
端IN１，IN２と電源＋Ｂとの間には、それぞれ
プルアツプ抵抗Ｒ１，Ｒ２が接続されている。Ｂ
はデツキメカであつて、デツキコントローラＡに
よつて制御されてメカモードが切り換わる。この
場合、デツキメカＢはデツキコントローラＡの出
力に対応してソレノイドを動作させることによ
り、ヘツドベースを動作モード位置まで移動させ
るとともに、モータを駆動させている。また、こ
のデツキメカＢは、動作モードに移動すると
“Ｈ”レベルの動作確認信号Ｘを出力OUTから送
出する。Ｐは動作確認信号Ｘを反転するインバー
タ、Ｍは動作記憶回路であつて、２個のINV.OR
ゲートＧ１，Ｇ２の組合せによつて一般に周知の
ラツチ回路構成となつており、インバータＰの出
力をセツト入力とし、かつリセツト信号に
よつてリセツトされる構成となつている。Ｑは記
憶回路Ｍの出力を抵抗Ｒ３を介してベース入力と
するトランジスタであつて、そのエミツタはアー
スに接続されている。SWは、タイマースタンバ
イスイツチであつて、コモン端子ａに接続された
可動片ｂによつて固定端ｃ，ｅに接続されたデツ
キコントローラＡの再生および録音入力端IN１
およびIN２を選択してトランジスタＱに供給す
る。

このように構成されたタイマースタンバイ回路
において、電源＋Ｂが供給されている状態におい
て、タイマースタンバイスイツチSWの可動片ｂ
を固定接点ｄに接続してオフモードとした状態に
おいて、例えばモードスイツチSW１を一瞬閉じ
ると、入力端INが“Ｌ”レベルに落されるため
にデツキコントローラＡはデツキメカＢを再生モ
ードに制御する。また、モードスイツチSW２を
一瞬閉じることにより、デツキコントローラＡは
デツキメカＢを録音モードに制御して、通常のモ
ード制御が行なわれる。

次にタイマーモードについて説明する。まず、
電源＋Ｂの経路に接続された図示しないタイマー
制御による接点が閉じられると、電源＋Ｂが第３
図ａに示すように立上る。電源＋Ｂが立上ると、
図示しないイニシヤルリセツト回路が作動して、
電源＋Ｂの立上り時より一定時間にわたつてのみ
“Ｌ”レベルとなるリセツト信号（第３図
ｂ）が供給されてデツキコントローラＡがリセツ
トされる。また、INV.ORゲートＧ１，Ｇ２によ
るラツチ回路構成の記憶回路Ｍにリセツト信号
RSTが供給されると、インバータＰから供給さ
れるセツト信号が第３図ｃに示すように“Ｈ”レ
ベルとなつているためにリセツトされてその出力
は第３図ｄに示すように“Ｈ”となる。

記憶回路Ｍの出力が“Ｈ”になると、トランジ
スタＱ１がオンとなつて、そのコレクタ電位が第
３図ｅに示すように“Ｌ”レベルとなる。この場
合、タイマーモードスイツチSWの可動片ｂが例
えば図示状態のように固定接点ｃを選択している
と、トランジスタＱのオン時にデツキコントロー
ラＡの入力端IN１がアースに落される。この結
果、デツキコントローラＡは前述したモードスイ
ツチMS１のオン時と同様に作用してデツキメカ
Ｂを再生モードに制御する。デツキメカＢは、デ
ツキコントローラＡの出力に対応してモード切換
を行なつてヘツドベースの移動およびモータの駆
動を行なう。そして、このデツキメカＢは、その
動作が完了すると動作確認信号Ｘを発生する。動
作確認信号Ｘが発生されると、第３図ｃに時点ｔ
１で示すようにインバータＰの出力が“Ｈ”から
“Ｌ”に反転する。この結果、記憶回路Ｍはイン
バータＰの“Ｌ”レベル出力によつてセツトされ
るために、その出力は第３図ｄに示すように
“Ｌ”レベルに反転する。記憶回路Ｍの出力が
“Ｌ”レベルになると、トランジスタＱがオフと
なるために、デツキコントローラＡの入力端IN
１はプルアツプ抵抗Ｒ１によつて“Ｈ”レベルに
再び戻されて再生状態が保持し続けられる。この
場合、INV.ORゲートＧ１，Ｇ２によるラツチ回
路は、一度セツトされると再度リセツト信号
RSTが供給されない限りリセツトされないため
に、タイマー動作は電源投入時の一度のみとな
り、その動作は確実なものとなる。

なお、上記実施例においては、記憶回路Ｍをラ
ツチ回路によつて構成した場合について説明した
が、この考案はこれに限定されるものではなく、
例えば第４図に示すようにフリツプフロツプFF
によつて構成しても良い。この場合には、電源＋
ＢをＤ入力に供給し、動作確認信号Ｘをクロツク
入力CKに供給し、リセツト信号をクリア入
力CLに供給し、リセツト出力を抵抗Ｒ３を介
してトランジスタＱのベースに供給すれば良い。
また上記実施例においては、デツキメカＢからは
動作確認信号Ｘを一定時間にわたつて出力するも
のとしたが、この考案はこれに限定されるもので
はなく、デツキメカＢの動作期間中に於いては連
続的に出力が発生されるものであつても良い。

以上説明したように、この考案によるタイマー
スタンバイ回路は、CRの時定回路を使用せずに
デツキメカから出力される動作確認信号を用いて
閉ループを構成しているために、タイマー動作は
電源投入時のみとなり、その動作は極めて確実な
ものとなる。またこの考案においては、CRによ
る時定回路を使用しないために集積化に適したも
のとなる。更に、この考案によれば、集積化した
場合における外部端子は１つで良いことになる等
の種々優れた効果を有する。

【図面の簡単な説明】

第１図は従来のタイマースタンバイ回路を示す
回路図、第２図はこの考案によるタイマースタン
バイ回路の一実施例を示す回路図、第３図ａ〜ｅ
は第２図に示す回路の各部動作波形図、第４図は
第２図に示す記憶回路の他の実施例を示す回路図
である。Ａ……デツキコントローラ、Ｂ……デツキメ
カ、MS１，MS２……モードスイツチ、Ｍ……
記憶回路、SW……タイマースタンバイスイツ
チ、Ｑ……トランジスタ、Ｇ１，Ｇ２……INV.
ORゲート、Ｐ……インバータ、Ｒ１〜Ｒ３……
抵抗、FF……フリツプフロツプ。

Claims

【実用新案登録請求の範囲】

テープデツキの動作時に動作確認信号を送出す
る動作検出部と、電源投入時における初期リセツ
ト信号によつてリセツトされかつ前記動作検出部
から出力される動作確認信号によつてセツトされ
る記憶回路とを設け、電源投入時に記憶回路の出
力によつて所定モードにテープデツキを制御する
ように構成したことを特徴とするタイマースタン
バイ回路。