JPH0392832U - - Google Patents
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- Publication number
- JPH0392832U JPH0392832U JP186390U JP186390U JPH0392832U JP H0392832 U JPH0392832 U JP H0392832U JP 186390 U JP186390 U JP 186390U JP 186390 U JP186390 U JP 186390U JP H0392832 U JPH0392832 U JP H0392832U
- Authority
- JP
- Japan
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- anode
- cathode
- high voltage
- mosfet
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009792 diffusion process Methods 0.000 claims 6
- 230000015556 catabolic process Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
第１図は本第１考案の実施例としての構成を示
す回路図、第２図は本第２考案の実施例としての
構成を示す回路図、第３図は第１図のテスト回路
の構成の実施例を示す図、第４図は本第３考案の
実施例としての素子要部の断面図、第５図は第４
図の高耐圧ダイオード部分の平面図、第６図は本
第４考案の実施例としての素子要部の断面図、第
７図は第６図の高耐圧ダイオード部分の平面図、
第８図は第１図に対応する従来の回路図、第９図
は第３図に対応する従来のテスト回路図である。 Ｖｃｃ……直流電源の正極、ＧＮＤ……直流電
源の負極（グランド）、ＤＢ（ＤＢ１，ＤＢ２）
……逆流防止用高耐圧ダイオード、Ｑ（Ｑ１，Ｑ
２）……Ｎチヤンネル高耐圧ＭＯＳＦＥＴ、ＩＮ
１，ＩＮ２……信号入力端子、ＯＵＴ……信号出
力端子、３０１……Ｐ基板、３０２……アンチモ
ン埋込層、３０３……Ｐ型アイソレーシヨン、３
０４……Ｎ型エピ層、３０５……Ｎ型ドレインウ
オール、３０６……Ｐ型ベース、３０７……Ｎ型
ソース、３０８……ゲートポリシリコン、３０９
……ＰＮＰトランジスタのベース領域、３１０…
…ＰＮＰトランジスタのコレクタ領域、３１１…
…ＰＮＰトランジスタのエミツタ領域、３１２…
…ポリシリコンフイールドプレート、Ｓ……ソー
ス電極、Ｇ……ゲート電極、Ｄ……ドレイン電極
、Ａ……アノード電極、５０１……アノード領域
。
す回路図、第２図は本第２考案の実施例としての
構成を示す回路図、第３図は第１図のテスト回路
の構成の実施例を示す図、第４図は本第３考案の
実施例としての素子要部の断面図、第５図は第４
図の高耐圧ダイオード部分の平面図、第６図は本
第４考案の実施例としての素子要部の断面図、第
７図は第６図の高耐圧ダイオード部分の平面図、
第８図は第１図に対応する従来の回路図、第９図
は第３図に対応する従来のテスト回路図である。 Ｖｃｃ……直流電源の正極、ＧＮＤ……直流電
源の負極（グランド）、ＤＢ（ＤＢ１，ＤＢ２）
……逆流防止用高耐圧ダイオード、Ｑ（Ｑ１，Ｑ
２）……Ｎチヤンネル高耐圧ＭＯＳＦＥＴ、ＩＮ
１，ＩＮ２……信号入力端子、ＯＵＴ……信号出
力端子、３０１……Ｐ基板、３０２……アンチモ
ン埋込層、３０３……Ｐ型アイソレーシヨン、３
０４……Ｎ型エピ層、３０５……Ｎ型ドレインウ
オール、３０６……Ｐ型ベース、３０７……Ｎ型
ソース、３０８……ゲートポリシリコン、３０９
……ＰＮＰトランジスタのベース領域、３１０…
…ＰＮＰトランジスタのコレクタ領域、３１１…
…ＰＮＰトランジスタのエミツタ領域、３１２…
…ポリシリコンフイールドプレート、Ｓ……ソー
ス電極、Ｇ……ゲート電極、Ｄ……ドレイン電極
、Ａ……アノード電極、５０１……アノード領域
。
Claims (1)
- 【実用新案登録請求の範囲】 １ 直流電源の正（負）極に第１の高耐圧ダイオ
ードのアノード（カソード）を接続し、 該ダイオードのカソード（アノード）に第１の
Ｎ（Ｐ）チヤンネル高耐圧ＭＯＳＦＥＴのドレイ
ンを接続し、 該ＭＯＳＦＥＴのソースに第２の高耐圧ダイオ
ードのアノード（カソード）を接続してこの接続
点を信号出力端子とし、 前記第２のダイオードのカソード（アノード）
に第２のＮ（Ｐ）チヤンネル高耐圧ＭＯＳＦＥＴ
のドレインを接続し、 該ＭＯＳＦＥＴのソースに前記直流電源の負（
正）極を接続し、 前記第１、第２のＮ（Ｐ）チヤンネル高耐圧Ｍ
ＯＳＦＥＴのゲートをそれぞれ第１、第２の信号
入力端子としたことを特徴とする高耐圧ドライバ
回路。 ２ 直流電源の正（負）極に第１のＮ（Ｐ）チヤ
ンネル高耐圧ＭＯＳＦＥＴのドレインを接続し、 該ＭＯＳＦＥＴのソースに第１の高耐圧ダイオ
ードのアノード（カソード）を接続し、 該ダイオードのカソード（アノード）に第２の
Ｎ（Ｐ）チヤンネル高耐圧ＭＯＳＦＥＴのドレイ
ンを接続してこの接続点を信号出力端子とし、 前記第２のＮ（Ｐ）チヤンネル高耐圧ＭＯＳＦ
ＥＴのソースに第２の高耐圧ダイオードのアノー
ド（カソード）を接続し、 該ダイオードのカソード（アノード）に前記直
流電源の負（正）極を接続し、 前記第１、第２のＮ（Ｐ）チヤンネル高耐圧Ｍ
ＯＳＦＥＴのゲートをそれぞれ第１、第２の信号
入力端子としたことを特徴とする高耐圧ドライバ
回路。 ３ 直流電源の正（負）極に第１の高耐圧ダイオ
ードのアノード（カソード）を接続し、 該ダイオードのカソード（アノード）に第１の
Ｎ（Ｐ）チヤンネル高耐圧ＭＯＳＦＥＴのドレイ
ンを接続し、 該ＭＯＳＦＥＴのソースに第２の高耐圧ダイオ
ードのアノード（カソード）を接続してこの接続
点を信号出力端子とし、 前記第２のダイオードのカソード（アノード）
に第２のＮ（Ｐ）チヤンネル高耐圧ＭＯＳＦＥＴ
のドレインを接続し、 該ＭＯＳＦＥＴのソースに前記直流電源の負（
正）極を接続し、 前記第１、第２のＮ（Ｐ）チヤンネル高耐圧Ｍ
ＯＳＦＥＴのゲートをそれぞれ第１、第２の信号
入力端子とした第１の高耐圧ドライバ回路、 または前記第１の高耐圧ドライバ回路において
前記の接続に替え、前記直流電源の正（負）極に
前記第１のＮ（Ｐ）チヤンネル高耐圧ＭＯＳＦＥ
Ｔのドレインを接続し、 該ＭＯＳＦＥＴのソースに前記第１の高耐圧ダ
イオードのアノード（カソード）を接続し、 該ダイオードのカソード（アノード）に前記第
２のＮ（Ｐ）チヤンネル高耐圧ＭＯＳＦＥＴのド
レインを接続してこの接続点を前記信号出力端子
に替わる信号出力端子とし、 前記第２のＮ（Ｐ）チヤンネル高耐圧ＭＯＳＦ
ＥＴのソースに前記第２の高耐圧ダイオードのア
ノード（カソード）を接続し、 該ダイオードのカソード（アノード）に前記直
流電源の負（正）極を接続してなる第２の高耐圧
ドライバ回路において、 前記第１、第２の高耐圧ダイオードはそれぞれ
、Ｎ（Ｐ）型エピタキシヤル層内に２つのＰ（Ｎ
）型の低濃度の深い拡散部を設けて、前記エピタ
キシヤル層をベース領域とし、前記拡散部の一方
をエミツタ領域とし、同じく前記拡散部の他方を
コレクタ領域とするＰＮＰ（ＮＰＮ）トランジス
タを形成し、さらに このトランジスタの前記ベース領域とコレクタ
領域とを電極で短絡してこの電極をカソード（ア
ノード）とし、前記エミツタ領域に電極を付して
この電極をアノード（カソード）とすることによ
つて構成されたダイオードであることを特徴とす
る高耐圧ドライバ素子。 ４ 直流電源の正（負）極に第１の高耐圧ダイオ
ードのアノード（カソード）を接続し、 該ダイオードのカソード（アノード）に第１の
Ｎ（Ｐ）チヤンネル高耐圧ＭＯＳＦＥＴのドレイ
ンを接続し、 該ＭＯＳＦＥＴのソースに第２の高耐圧ダイオ
ードのアノード（カソード）を接続してこの接続
点を信号出力端子とし、 前記第２のダイオードのカソード（アノード）
に第２のＮ（Ｐ）チヤンネル高耐圧ＭＯＳＦＥＴ
のドレインを接続し、 該ＭＯＳＦＥＴのソースに前記直流電源の負（
正）極を接続し、 前記第１、第２のＮ（Ｐ）チヤンネル高耐圧Ｍ
ＯＳＦＥＴのゲートをそれぞれ第１、第２の信号
入力端子とした高耐圧ドライバ回路において、 前記第１、第２の高耐圧ダイオードはそれぞれ
、Ｎ（Ｐ）型のエピタキシヤル層にＰ（Ｎ）型の
低濃度の深い拡散部を設けてこの拡散部をアノー
ド（カソード）領域とし、このアノード（カソー
ド）領域の周囲をＮ（Ｐ）型の高濃度の深い拡散
層およびＮ（Ｐ）型の埋込層で囲んでこの包囲層
をカソード（アノード）領域として形成されたダ
イオードであり、 前記第１、第２のＮ（Ｐ）チヤンネル高耐圧Ｍ
ＯＳＦＥＴのドレイン領域はそれぞれこのＭＯＳ
ＦＥＴに隣接する前記第１、第２の高耐圧ダイオ
ードの前記カソード（アノード）領域を兼ねるも
のであることを特徴とする高耐圧ドライバ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP186390U JPH0392832U (ja) | 1990-01-12 | 1990-01-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP186390U JPH0392832U (ja) | 1990-01-12 | 1990-01-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0392832U true JPH0392832U (ja) | 1991-09-20 |
Family
ID=31505750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP186390U Pending JPH0392832U (ja) | 1990-01-12 | 1990-01-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0392832U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000008759A1 (fr) * | 1998-08-03 | 2000-02-17 | Hitachi, Ltd. | Circuit integre a mos |
-
1990
- 1990-01-12 JP JP186390U patent/JPH0392832U/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000008759A1 (fr) * | 1998-08-03 | 2000-02-17 | Hitachi, Ltd. | Circuit integre a mos |
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