JPH0399466A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体装置及びその製造方法に係り、特にＧａＡｓ等の
化合物半導体を用いた集積回路に関し、有効面積を減少
させることなくサイドゲート効果を安定的に抑止して素
子の集積密度を向上させると共に、素子の信号駆動能力
を向上させる半導体装置を提供することを目的とし、 半導体基板上の絶縁層中に島状に形成された半導体層と
、前記半導体層に形成されたソース領域及びドレイン領
域と、前記ソース領域及びドレイン領域に挟まれたチャ
ネル領域と、前記チャネル領域上に形成された第１ゲー
ト電極と、前記チャネル領域底面と前記絶縁層との境界
に形成された第２ゲート電極とを有し、前記チャネル領
域のチャネル厚を制御するように前記第２ゲート電極に
電圧を印加するように構成する。

［産業上の利用分野］ 本発明は半導体装置及びその製造方法に係り、特にＧａ
Ａｓ等の化合物半導体を用いた集積回路及びその製造方
法に関する。

［従来の技術］ 化合物半導体結晶例えばＧａＡｓ結晶においては、電子
走行速度はＳｉの５倍程度速いため、数ＧＨｚの高速な
りロック速度で動作するＩＣ（Ｉｎｔｅｇｒａｔｅｄ　
Ｃ１ｒｃｕｉｔ）の製造に適している。集積密度の高い
例えば数子ないし致方ゲート規模の論理機能を１チツプ
ＩＣ上に実現するために、信号を駆動する素子であるト
ランジスタを微細化して信号駆動能力を上げると共に素
子間の距離を小さくして小面積内に多数の素子を形成す
るための技術の確立が必要とされる。

ところが、複数のＧａＡｓ　ＦＥＴ　（Ｆｉｅｌｄ　Ｅ
ｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　）を同一基板上に
近接して形成する場合、素子間距離を短縮するに連れて
、一方の素子に印加された電圧により他方の素子の特性
が変化する現象が観測される。そしてこの現象はサイド
ゲート効果と呼ばれている。

このサイドゲート効果を、第７図を用いて説明する。第
７図（ａ）において、半絶縁性ＧａＡｓ基板５２上に、
ｎ＋＋ソース領域５４ａ、ｎ＋型トドレイン領域５６ａ
これらｎ＋＋ソース、ドレイン領域５４　ａ　＋　５６
　ａに挟まれたｎ型チャンネル領域５８ａからなり、さ
らにこれら各領域上にそれぞれソース電Ｍ　６０　ａ、
ドレイン電ｆ！６２　ａ及びゲート電極６４ａを有して
いる第１のＦＥＴ６６ａが形成されている。この第１の
ＦＥＴ６６ａと素子間距離」＝１０μｍをおいた隣りに
、第１のＦＥＴ６６ａと同様の構造のｎ＋＋ソース領域
５４ｂ、ｎ＋型ドレイン領ｊｊｌｉ５６ｂ、ｎ型チャン
ネル領域５８ｂ、ソース電［，６０ｂ、ドレイン電［！
６２ｂ及びゲート電極６４ｂからなる第２のＦＥＴ６６
ｂが形成されている。

いま、第１のＦＥＴ６６ａのソース電１６０ａとゲート
電極６４ａとを接続し、ソース電極６０ａとドレイン７
４極６２　ａとの間にソースドレイン電圧ＶＤ！を印加
して、ドレイン電流１口Ｂを測定する。このとき、第１
のＦ　Ｅ　Ｔ　６６　ａのソース電極６０ａと隣接する
第２のＦＥＴ６６ｂのソース電極６０ｂとの間にサイド
ゲート電圧ｖｌＩｏを印加すると、例えば第７図（ｂ）
に示されるように、サイドゲート電圧Ｖ１゜が５Ｖ以上
になると、トレイン電流Ｉ。Ｓは減少し始める。すなわ
ち本例の場合サイドゲート効果閾値電圧ｖ８工＝５Ｖと
なり、これ以上の電圧になると、第１のＦＥＴ６６ｂの
特性が第２のＦＥＴ６６ｂの影響を受は始める。

従って、このようなサイドゲート効果を防止するために
は素子間間隔を大きくとらねばならず、ＧａＡｓＩＣの
高集積化を阻む大きな障害となつている。

ところで、サイドゲート効果の原因は、隣接する第２の
ＦＥＴ６６ｂに印加された電圧が半絶縁性半絶縁性Ｇａ
Ａｓ基板５２を介して第１のＦＥＴ６６ａのチャンネル
領域５８ａ底面に及び、チャンネルの実効的な厚さを変
化させてしまうことにある。

このなめ、サイドゲート効果を防止する手段として、第
８図に示されるように、第１及び第２のＦＥ’ｌ”６６
ａ、６６ｂ間に例えば高濃度のｎ　＋　＋不純物層から
なる素子分離領域６８を形成し、配線層７０を介して適
当な電位に保つ、通常は接地電源ＧＮＤに接続すること
が考えられている。

しかし、この方法においては、素子分離領域６８及び接
地電源ＧＮＤに至る配線層７０の分だけＩＣチップ内の
有効面積が減少してしまう。

［発明が解決しようとする課題］ このように、従来のＧａＡｓＩＣにおいては、隣接する
素子に印加される電圧によってＦＥＴの実効的なチャネ
ル厚が影響を受けるサイドゲート効果のために、素子間
距離を短縮して高密度化を図ることができないという問
題があった。

また、このサイドゲート効果を防止するために、素子間
に素子分離領域を設けると、その分だけ有効面積が減少
し、やはり高集積化を阻害するという問題があった。

従って、所要面積の小さいサイドゲート効果防止技術を
確立して集積密度を向上させ、信号駆動能力を向上させ
ることが課題であった。。

そこで本発明は、ＩＣチップの有効面積を減少させるこ
となくサイドゲート効果を安定的に抑止して素子の集積
密度を向上させると共に、素子の信号駆動能力を向上さ
せる半導体装置及びその製造方法を提供することを目的
とする。

［課題を解決するための手段］ 上記課題は、半導体基板上の絶縁層中に島状に形成され
た半導体層と、前記半導体層に形成されたソース領域及
びドレイン領域と、前記ソース領域及びドレイン領域に
挟まれたチャネル領域と、前記チャネル領域上に形成さ
れた第１ゲート電極と、前記チャネル領域底面と前記絶
縁層との境界に形成された第２ゲート電極とを有し、前
記チャネル領域のチャネル厚を制御するように前記第２
ゲート電極に電圧を印加することを特徴とする半導体装
置によって達成される。

また、上記課題は、上記装置において、前記第２ゲート
ｔｆｌ！が前記チャネル領域の底面及び側面に形成され
て、前記第１ゲート電極と接続していることを特徴とす
る半導体装置によって達成される。

また、上記課題は、第１の半導体基板表面をメサ状にエ
ツチングする第１の工程と、前記メサ状の第１の半導体
基板表面にチャネル領域を形成した後、前記チャネル層
上に第２ゲート電極を形成し、前記チャネル層を間に挟
むソース領域及びドレイン領域を形成し、さらに全面に
絶縁層を形成する工程と、前記絶縁層上に、第２の半導
体基板を貼り合わせる工程と、前記第１の半導体基板底
面を前記絶縁層が露出するまで研磨除去して、前記メサ
状の第１の半導体基板を前記絶縁層中の島状の半導体層
とする工程と、前記半導体層の前記チャネル領域上に第
１ゲート電極を形成する工程とを有することを特徴とす
る半導体装置の製造方法によって達成される。

また、上記課題は、上記方法において、前記チャネル領
域上に前記第１ゲート電極を形成する際に、前記半導体
層を前記第２ゲート電極に達するまで這択的にエツチン
グして前記チャネル領域側面を露出させ、前記チャネル
領域上及び側面に前記第１ゲート電極を形成して前記第
２ゲート電極と接続させることを特徴とする半導体装置
の製造方法によって達成される。

［作　用コ 本発明によれば、絶縁層を介して分離された島状の半導
体層に素子を形成することにより、素子間に特別の素子
分離領域を設けなくとも、相互に電気的な影響を及ぼし
合うことはなく、従ってすイドゲート効果は抑止される
。

また、第２ゲート電極が素子のチャネル領域底面と絶縁
層との境界に形成されていることにより、チャネル領域
底面と絶縁層とが直接に接している場合の界面不安定性
に起因するリーク電流の流入を防止すると共に、界面準
位密度のばらつきによる素子の閾値電圧のばらつきを抑
制することができる。

さらに、第２ゲート電極に電圧を印加することにより、
チャネル領域のチャネル厚を制御して素子の動作速度を
高速化することができる。

［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する。

第１図は本発明の一実施例による半導体装置を示す断面
図である。

例えばシリコンＳｔ基板２上に形成された絶縁層４中に
、島状の半絶縁性Ｇ　ａ　Ａ　ｓ層６が形成されている
。この半絶縁性ＧａＡｓ層６には、ｎ”型ソース領域８
及びｎ＋型トドレイン領域１０形成され、これらｎ＋＋
ソース、ドレイン領域８゜１０に挟まれたｎ型チャンネ
ル領域１２が形成されている。また、ｎ＋＋ソース領域
８及びｎ＋型トドレイン領域１０上は、それぞれ例えば
Ａ　ｕ　Ｇｅ　／　Ａ　ｕからなるソース電ｆ！１４及
びドレイン電極１６がオーム性接合されて形成されてい
る。

さらにｎ型チャンネル領域１２上方には、ＧａＡｓに対
して整流性接合する例えばＷＳｌｘ（タングステンシリ
サイド）からなる第１ゲート電極１８が形成されている
。そしてｎ型チャンネル頭域１２底面と絶縁層４との境
界には、第１ゲート電極１８と同じ材料からなる第２ゲ
ート電極２０が形成されている。

こうして、ｎ型チャンネル領域１２底面に第２ゲートｔ
ｆｉ２０が設けられているＭ　Ｅ　Ｓ　（Ｍｅｔｌ−８
ｅＩＩｉｃｏｎｄｕｃｔｏｒ）　Ｆ　Ｅ　Ｔが、絶縁層
４によって分離された島状の半絶縁性ＧａＡｓ層６に形
成されている。

次に、動作を説明する。

第１図に示す半導体装置において、ｎ＋＋ソース、ドレ
イン領域８．１０及びこれらに挟まれたｎ型チャンネル
領域１２とこれらの頭載上にそれぞれ形成されたソース
を極１４、ドレイン電極１６及び第１ゲート電極１８と
からなるＭＥＳＦＥＴが１つの島状の半絶縁性ＧａＡｓ
層６に形成され、隣接の素子は絶縁層４を介して他の島
状の半絶縁性ＧａＡｓ層に形成されているため、相互に
電気的な影響を及ぼし合うことはなく、従ってサイドゲ
ート効果は抑止される。

特に、ｎ型チャンネル領域１２底面には、第２ゲート電
極２０が設けられているなめ、このｎ型チャンネル領域
１２に対する隣接の素子からの電気的な影響を遮断する
効果は大きい、従って、サイドゲート効果の抑止効果も
大きい。

また、この第２ゲート電極２０がチャネル領域１２底面
と絶縁層４との境界に形成されているため、チャネル領
域２０底面と絶縁層４とが直接に接している場合に生じ
る界面不安定性に起因するリークを流の流入を防止する
ことができる。さらにまた、界面準位密度のばらつきに
よるＭＥＳＦＥＴの閾値電圧のばらつきを抑制すること
ができる。従って、サイドゲート効果を安定的に抑止す
ることができる。

いま、隣接の素子との素子間距離１＝１０μｍをおいて
、サイドゲート電圧Ｖ、Ｏとドレイン電流ｌ０１１との
関係をグラフにとると、第２図に示されるように、サイ
ドゲート電圧ＶｓＯ＝２０Ｖ以上においてドレイン電流
Ｉｏｓは減少し始める。すなわち、サイドゲート効果閾
値電圧Ｖ　−Ｔ＝　２０　Ｖとなり、従来のＶ　ｍｒ＝
　５　Ｖと比較すると、サイドゲート効果の抑止効果は
大きく改善されている。

また、第２ゲート電極２０に所定の電圧を印加すること
により、ｎ型チャネル領域１２のチャネル厚ａＣＯを制
御することができる。

例えば第３図（ａ）に示されるように、ソース電極１４
とドレイン電極１６との間にソースドレイン電圧Ｖ。、
を印加し、第１ゲート電！１８には正のゲート電圧ｖＱ
１を印加する。そして第２ゲート′電極２０に負のゲー
ト電圧■Ｇ２を印加すると、この負バイアスによりチャ
ネル領域１２のチャネル厚ａｃＭは薄層化される。従っ
て、ＭＥＳＦＥＴの正規化伝達コンダクタンスｇａ、す
なわちｇ、　＝２Ｋ　（ＶＧＩ−Ｖｔｈ） におけるに値、すなわち Ｋ　＝μＣＷｏ　／　２　ａ　ｃＨＬ　ｏｒは増大する
。ここでＶｔｋはゲート閾値電圧、μは電子移動度、ε
はＧａＡｓ移動度、Ｗｏはゲート幅、Ｌ、３．は第１ゲ
ート電極１８の長さである。

例えば、チャネル厚ａｃＭが実効的に１／２に薄層化さ
れると、Ｋ値は２倍に増大する。従って、動作速度が高
速化されて、信号駆動能力が向上される。

さらに、第３図（ｂ）に示されるように、第１ゲート電
極１８と第２ゲート電極２０とを接続して正のゲート電
圧Ｖ、を印加しても、Ｋ値を増大させる効果がある。こ
の場合、チャネル内のキャリアは、第１及び第２ゲート
電極１８．２０に印加されるゲート電圧ｖ（ｌによって
上下から広がる電界により制御される。このときチャネ
ルを上半分と下半分とに分けて考えると、各々のに、　
、　Ｋ２は、 Ｋ、＝μεＷａ　／　２　（ａ　（Ｈ／　２　）　Ｌ　
ｏ。

＝　μｔ　Ｗｃ＋　／　ａ　ｃｎＬ　ａｔに２　＝μｔ
Ｗａ　／　２　（ａｃｎ／　２　）　Ｌｏ２＝μεＷ６
／ａＣＨＬ、ｌ１２ となる。ここでり。２は第２ゲート電極２０の長さであ
る。

従って、実効的なに値は、 Ｋ　＝Ｋ　ｒ　＋　Ｋ　２ ”　（μＩ；　Ｗａ　／　ａｃ、１ｌ−ａｔ）　　（１
＋　Ｌ、ａ＋／　ｌ−０２）となり、チャネル厚ａｃＩ
ｌが実効的に薄層化されるに連れて増大する。従って素
子の動作速度が高速化されて信号駆動能力が向上される
。

このように本実施例においては、ＭＥＳＦＥ’Ｉ’が１
つの島状の半絶縁性ＧａＡｓ層６に形成されて隣接の素
子から絶縁層４を介して分離されると共に、ＭＢＳＦＥ
Ｔのｎ型チャンネル領域１２底面に第２ゲート電極２０
が設けられているため、隣接の素子からのサイドゲート
効果を安定的かつ充分に抑止することができる。

また、第２ゲート電極２０に所定の電圧を印加してｎ型
チャネル領域１２のチャネル厚ａｃｅを実効的に薄層化
し、ＭＥＳＦＢＴの正規化伝達コンダクタンスのに値を
増大させることにより、動作速度を高速化してＭＥＳＦ
ＥＴの信号駆動能力を向上させることができる。

次に、第４図を用いて、本発明の他の実施例による半導
体装置を説明する。

上記第１図がｎ１型ソース領域８、ｎ＋型トドレイン領
域１０びこれらｎ”型ソース、ドレイン領域８．１０に
挟まれているｎ型チャンネル領域１２の断面図であるの
に対し、第４図は、その断面に直交するｎ型チャンネル
領域１２の断面図である。

第４図において、ＷＳｉｘからなる第２ゲート電極２０
は、ｎ型チャンネル領域１２底面と絶縁層４との境界に
形成されているのみならず、ｎ型チャンネル領域１２側
面にも形成され、ｎ型チャンネル領域１２上方に形成さ
れた第１ゲート電極２２と接続されている。すなわち、
ｎ型チャンネル領域１２は、ｎ＋＋ソース、ドレイン領
域８゜１０に挟まれている部分を除き、その上方、底面
及び側面の全てを第１及び第２ゲート電極２２゜２０に
よって覆われている。

従って、本実施例によれば、上記実施例以上に、隣接の
素子からのサイドゲート効果を安定的がっ充分に抑止す
ることができる。また、第１ゲート電ｗ１２２と接続さ
れている第２ゲート＠′ｌ１１２０に所定の電圧を印加
して、ｎ型チャネル領域１２のチャネル厚ａｅＨを実効
的に制御することによりＭＥＳＦＥＴの信号駆動能力を
向上させることができるのは、上記第３図（ｂ）に示さ
れる場合と同様である。

なお、上記第１図及び第４図に示したそれぞれの実施例
においては、絶縁層４中の島状の半絶縁性ＧａＡｓ層６
に１個のＭＢＳＦＥＴが形成されている場合について述
べたが、互いにサイドゲート効果を及ぼさないＭＥＳＦ
ＥＴ、即ちほぼ同じ電位で動作してサイドゲート電圧ｖ
９．３が十分に小さいＭＥＳＦＥＴであれば、１個に限
らず複数個が１つの島状の半絶縁性ＧａＡｓ層６に形成
されてもよい、これにより、１個のＭＥ　Ｓ　Ｆ　ＥＴ
毎に島状の半絶縁性ＧａＡｓ層６を形成しない分だけ集
積密度を向上させることができる。

次に、第５図を用いて、第１図に示す半導体装置の製造
方法を説明する。

例えば半絶縁性ＧａＡｓ基板６ａ上にレジストを塗布し
、た後バターニングを行ない、パターニングしたレジス
ト３０をマスクとして、半絶縁性ＧａＡｓ基板６ａ表面
を深さ約０．３μｍに選択的にエツチングし、てメサ形
状を形成し、素子形成領域の分離を行なう（第５図（ａ
）参照）。

次いで、再びレジストパターニングを行ない、そのレジ
スト３２をマスクとして例えばシリコンイオンＳｔ＋を
加速電圧１００ｋｅＶ、ドーズ量２Ｘ１０”ｃｒｒｈ−
’の条件でイオン注入し、メサ状の半導体基板半絶縁性
ＧａＡｓ基板６ａ表面にｎ型チャネル領域１２を形成す
る（第５図（ｂ）参照）。

次いで、スパッタ法により厚さ約０，３μｍのＷＳｉｘ
層を全面にデポジションした後、レジストパターニング
を行なう、そしてそのレジストをマスクとしてＣＦ、及
び０２の混合ガスを用いた異方性エツチングにより、ｎ
型チャネル領域１２上にＷＳｉｘからなる第２ゲート電
極２０を整流性接合して形成する（第５図（ｃ）参照）
。

次いで、レジストパターニングを行ない、そのレジスト
３４及び第２ゲート′ｇｊｋｆ！２０をマスクとして、
例えばシリコンイオンＳｌ“を加速電圧２００ｋｅＶ、
ドーズ量２Ｘ１０”ｃｍ−２の条件でイオン注入し、メ
サ状の半絶縁性ＧａＡｓ基板６８表面にｎ型チャネル領
域１２を間に挟んでｎ＋＋ソース領域８及びｎ＋型トド
レイン領域１０形成する（第５図（ｄ）参照）。

次いで、ＣＶＤ　（Ｃｈｅｎ＋１ｃａｌ　Ｖａｐｏｒ　
Ｄｅｐｏｓｉｔｉｏｎ　）法により厚さ約０．１μｍの
ＳｔＯ２層３６を全面にデポジションした後、Ｎ２雰囲
気中において温度８５０℃、時間１０分間のアニール処
理を行なう（第５図（ｅ）参照）。

次いで、８１０２層３６を除去した後、再びＣＶＤ法に
より厚さ約０．１μｍのＳ　ｉ　Ｏｔ　Ｉ’ｒｌ　４　
ａを全面にデポジションし、さらにスピンオン法により
厚さ約０．８μｍのＳｔＯ，層４ｂを全面（こ塗布する
。そして温度５００℃、時間１０分間の熱処理を行なう
（第５図（ｆ）参照）。

次いで、全面にレジストを塗布した後、ＣＨ。

Ｆガスを用いたドライエツチングにより、このレジスト
及びＳｉｎ、層４ｂをエツチングバックして、ＳｔＯ２
層４ｂの平坦化を行なう（第５図（ｇ）参照）。

次いで、別に用意したＳｉ基板２上に、０２雰囲気中に
おける温度１０００℃の熱処理によって厚さ０．５μｍ
の３１０２層４ｃを形成する（第５図（ｈ）参照）。

次いで、第５図（ｇ）に示す半絶縁性ＧａＡＳ基板６ａ
のＳＩＯ□層４ｂと第５図（ｈ）に示すＳｔ基板２のＳ
ｉＯ□層４ｃとが相対するように面合わせして圧着する
。そしてＮ２雰囲気中、温度８５０℃において直流電圧
３００Ｖを時間０゜０３秒間印加し、半絶縁性ＧａＡｓ
基板６ａとＳ１基板２との貼合わせを行なう。これによ
り半絶縁性ＧａＡｓ基板６ａ上の５ｉ０２ＪＩ４ａ、４
ｂとＳ１基板２上のＳｉｎ、層４ｃとは一体となって絶
縁層４を形成する（第５図（ｉ）参照）。

次いで、半絶縁性ＧａＡｓ基板６ａ裏面を研磨し、さら
にウェットエツチング及びドライエツチングを行ない、
絶縁層４を露出させる。これにより、ｎ＋＋ソース領域
８、ｎ＋型トドレイン領域１０びｎ型チャネル領域１２
が形成されたメサ状の半絶縁性ＧａＡｓ基板６ａは、絶
縁層４中の島状の半絶縁性ＧａＡｓ層６となる（第５図
（ｊ）参照）。

次いで、レジストパターニングを行ない、そのレジスト
３８をマスクとして、第２ゲート電極２０上の半絶縁性
Ｇ　ａ　Ａ　ｓ層６を選択的にエツチングして、第２ゲ
ート電＠２０上にコンタクト窓４０を開口する（第５図
（ｋ）参照）。

次いで、スパッタ法により厚さ約０．４μｍのＷＳｉｘ
層を全面にデポジションした後、レジスドパターニング
を行なう。そしてそのレジストをマスクとしてＣＦ　４
及び０２の混合ガスを用いた異方性エツチングにより、
ｎ型チャネル領域１２上方にＷＳｉｘからなる第１ゲー
ト電極１８及びコンタクト窓４０を介して第２ゲート電
軛２０に接続する引き出し電極４２をそれぞれ整流性接
合して形成する（第５図（Ｊ　）参照）。

次いで、プラズマＣＶＤ法により厚さ約０．１μｍの５
ｉＮｘ（シリコンナイトライド）層４４をデポジション
し、さらにＣＶＤ法により厚さ約０．３μｍのｓｉｏ、
層をデポジションして、Ｓｌ　０　ｘ　／　Ｓ　ｉ　Ｎ
　ｘ層を形成する。続いて、レジストバターニングを行
なって５ｌｏｔ／ＳｉＮｘ層を選択的にエツチングし、
ｎ＋＋ソース領域８及びｎ１型ドレイン領域１０上にコ
ンタクト窓を開口する。そして厚さ約０．０５μｍのＡ
ｕＧｅ層及び厚さ約０．３５μｍのＡｕｌを順に蒸着し
て、Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕ層を形成する。

続いて、レジスト及び８１０２層を剥離してＳｉＮｘ層
４４を残存させると共に、ｎ＋＋ソース領域８及びｎ＋
型トドレイン領域１０上みにＡｕＧ　ｅ　／　Ａ　ｕ層
を残存させて、Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕからなるソ
ースｔｉ１４及びドレイン電極１６をそれぞれオーム性
接合して形成する。そしてＮ２雰囲気中において温度８
５０℃、時間５分間の熱処理を行なう（第５図（ｍ）参
照）。

こうして、絶縁層８によって分離された島状の半絶縁性
ＧａＡｓ層６に形成されたｎ型チャンネル領域１２底面
に第２ゲート電極２０が設けられている第１図のＭＥＳ
ＦＥＴが形成される。

次に、第６図を用いて、第４図に示す半導体装置の製造
方法を説明する。

上記第５図の工程図の内、第５図（ａ）〜（Ｊ）に示さ
れる工程は共通である。

従って、第５図（Ｊ）に示される工程に続いてレジスト
バターニングを行ない、そのレジスト４６をマスクとし
て、第２ゲート電極２０上の半絶縁性ＧａＡｓ層６を選
択的にエツチングして、ｎ型チャネル領域１２側面を露
出させるように第２ゲート電［ｉ２０上にコンタクト窓
４８．５０を開口する（第６図（ａ）参照）。

次いで、スパッタ法により厚さ約０．４μｍのＷＳｉｘ
層を全面にデポジションした後、レジストバターニング
を行なう、そしてそのレジストをマスクとしてＣＦ、及
び０２の混合ガスを用いた異方性エツチングにより、ｎ
型チャネル領域１２上方にＷＳｉｘからなる第１ゲート
電極２２を整流性接合して形成するが、このとき第１ゲ
ート電極２２はコンタクト窓４８．５０を介して第２ゲ
ート電［ｉ２０に接続される。すなわち、ｎ型チャネル
領域１２は、その上方及び底面のみならず、その側面を
も第１及び第２ゲートｉ′ＩｆＡ２２．２０によって覆
われる（第６図（ｂ）参照）。

次いで、厚さ約０．１μｍの５ｉＮｘ１４４及び厚さ約
０．３μｍの５１０２層を順にデポジションしてＳ　ｉ
　Ｏ２／　Ｓ　ｉ　Ｎ　ｘ層を形成し、このＳｉ　０２
／　Ｓ　Ｉ　Ｎ　ｘ層を選択的にエツチングして、ｎ＋
＋ソース領域８及びｎ＋型トドレイン領域１０上コンタ
クト窓を開口する。そして厚さ約０゜０５μｍのＡｕＧ
ｅ層及び厚さ約０．３５μｍのＡｕ層を順に蒸着して、
Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕ層を形成する。

続いて、レジスト及びＳｉ　Ｏを層を剥離してＳｉＮｘ
層４４を残存させると共に、ｎ＋＋ソース領域８及びｎ
＋型トドレイン領域１０上、ＡｕＧｅ　／　Ａ　ｕから
なるソース電極１４及びドレイン電極１６をそれぞれオ
ーム性接合して形成する。そしてＮ２雰囲気中において
温度８５０℃、時間５分間の熱処理を行なう（第６図（
ｃ）参照）。

こうして、絶縁層４によって分離された島状の半絶縁性
ＧａＡｓ層６に形成されたｎ型チャンネル領域１２が、
ｎ１型ソース、ドレイン領域８゜１０に挟まれている部
分を除き、その上方、底面及び側面を全て第１及び第２
ゲート電［２２，２０によって覆われている第４図のＭ
ＥＳＦＥＴが形成される。

なお、上記実施例においては、半絶縁性ＧａＡｓ層６に
Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔが形成される場合について述べ
たが、素子が形成される半導体結晶はＧａＡＳに限らず
、他の■−Ｖ族元素からなる２元、３元又は４化合物半
導体であってもよい。或いはまた■族元素からなる単元
半導体であってもよい。

［発明の効果］ 以上のように本発明によれば、絶縁層を介して分離され
た島状の半導体層に素子が形成され、この素子のチャネ
ル領域底面と絶縁層との境界に第２ゲート電極が設けら
れていることにより、隣接する素子からのサイドゲート
効果を安定的かつ充分に抑止することができる。また、
第２ゲート電極に所定の電圧を印加してチャネル領域の
チャネル厚を制御することにより、素子の動作速度を高
速化することができる。

これにより、素子の集積密度を向上させると共に、素子
の信号駆動能力を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置を示す断面
図、 第２図及び第３図はそれぞれ第１図の半導体装置の動作
を説明するための図、 第４図は本発明の他の実施例による半導体装置を示す断
面図、 第５図及び第６図はそれぞれ第１図及び第４図の半導体
装置の製造方法を示す工程図、第７図及び第８図はそれ
ぞれ従来の半導体装置を説明するための図である。 図において、 ２・・・・・・８１基板、 ４・・・・・・絶縁層、 ４ａ、４ｂ、４ｃ、３６・・・・・・５ＩＯ２Ｎ、６・
・・・・・半絶縁性ＧａＡｓ層、 ６ａ、５２・・・・・・半絶縁性ＧａＡｓ基板、８．５
４ａ、５４ｂ・・・・・・ｎ＋型ソース領域、１０．５
６ａ、５６ｂ・・・・・・ｎ“型ドレイン領域、１２．
５８ａ、５８ｂ・・・・・・ｎ型チャンネル領域、１４
．６０ａ、６０ｂ・・−・−ソース電極、１６．６２ａ
、６２ｂ・・・・・・ドレイン電極、１８．２２・・・
・・・第１ゲート電極、２０・・・・・・第２ゲート電
極、 ３０．３２．３４．３８．４６・・・・・・レジスト、
４０．４８．５０・・・・・・コンタクト窓、４２・・
・・・・引き出し電極、 ４４・・・・・・ＳｉＮｘ層、 ６４ａ、６４ｂ・・・・・・ゲート電極、６６　ａ、　
　６６　ｂ＝−−−−−ＦＥＴ。 ６８・・・・・・素子分離領域、 ７０・・・・・・配線層。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上の絶縁層中に島状に形成された半導体
   層と、 前記半導体層に形成されたソース領域及びドレイン領域
   と、 前記ソース領域及びドレイン領域に挟まれたチャネル領
   域と、 前記チャネル領域上に形成された第１ゲート電極と、 前記チャネル領域底面と前記絶縁層との境界に形成され
   た第２ゲート電極とを有し、 前記チャネル領域のチャネル厚を制御するように前記第
   ２ゲート電極に電圧を印加することを特徴とする半導体
   装置。 ２、請求項１記載の装置において、前記第２ゲート電極
   が前記チャネル領域の底面及び側面に形成されて、前記
   第１ゲート電極と接続していることを特徴とする半導体
   装置。 ３、第１の半導体基板表面をメサ状にエッチングする第
   １の工程と、 前記メサ状の第１の半導体基板表面にチャネル領域を形
   成した後、前記チャネル層上に第２ゲート電極を形成し
   、前記チャネル層を間に挟むソース領域及びドレイン領
   域を形成し、さらに全面に絶縁層を形成する工程と、 前記絶縁層上に、第２の半導体基板を貼り合わせる工程
   と、 前記第１の半導体基板底面を前記絶縁層が露出するまで
   研磨除去して、前記メサ状の第１の半導体基板を前記絶
   縁層中の島状の半導体層とする工程と、 前記半導体層の前記チャネル領域上に第１ゲート電極を
   形成する工程と を有することを特徴とする半導体装置の製造方法。 ４、請求項３記載の方法において、前記チャネル領域上
   に前記第１ゲート電極を形成する際に、前記半導体層を
   前記第２ゲート電極に達するまで選択的にエッチングし
   て前記チャネル領域側面を露出させ、前記チャネル領域
   上及び側面に前記第１ゲート電極を形成して前記第２ゲ
   ート電極と接続させることを特徴とする半導体装置の製
   造方法。