JPH0410471A - 高電子移動度複合トランジスタ - Google Patents
高電子移動度複合トランジスタInfo
- Publication number
- JPH0410471A JPH0410471A JP2111533A JP11153390A JPH0410471A JP H0410471 A JPH0410471 A JP H0410471A JP 2111533 A JP2111533 A JP 2111533A JP 11153390 A JP11153390 A JP 11153390A JP H0410471 A JPH0410471 A JP H0410471A
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- JP
- Japan
- Prior art keywords
- transistor
- layer
- high electron
- collector
- composite transistor
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、超高速／大駆動能力を有する高電子移動度複
合トランジスタに関する。
合トランジスタに関する。
〈従来の技術〉
従来バイポーラトランジスタを用いた高速電子回路の基
本回路としてはＥＣＬ（エミッタカップルロジック）が
知られている。
本回路としてはＥＣＬ（エミッタカップルロジック）が
知られている。
〈発明が解決しようとする課題〉
しかしながら、ＥＣＬは１つの論理ゲートを構成するの
に多くのトランジスタ（４〜５個）を要し、また、受動
素子（抵抗）が必要なのでＩＣ化した場合の抵抗値の制
御が困誼であるとともに消費電力も大きいという欠点が
あった。また、第５図に示すようにｐ ｎ ｐ ／ ｎ
ｐ ｎ トランジスタを直列に接続する場合レベルシ
フトのためにダイオドを介して接続しなければならない
という問題があった（Ｓｉの場合、このタイオードがな
いとｎｐｎ、ｐｎｐの両方かオンになる点が存在するの
でトランジスタが破壊する）。
に多くのトランジスタ（４〜５個）を要し、また、受動
素子（抵抗）が必要なのでＩＣ化した場合の抵抗値の制
御が困誼であるとともに消費電力も大きいという欠点が
あった。また、第５図に示すようにｐ ｎ ｐ ／ ｎ
ｐ ｎ トランジスタを直列に接続する場合レベルシ
フトのためにダイオドを介して接続しなければならない
という問題があった（Ｓｉの場合、このタイオードがな
いとｎｐｎ、ｐｎｐの両方かオンになる点が存在するの
でトランジスタが破壊する）。
本発明は上記従来技術の問題を解決するために成された
もので、Ｉ−Ｖ族化合物半導体を用いて一つのインバー
タを一つの素子で形成することにより高速化と駆動能力
の向上をはかった高電子移動度複合トランジスタを提供
することを目的とする。
もので、Ｉ−Ｖ族化合物半導体を用いて一つのインバー
タを一つの素子で形成することにより高速化と駆動能力
の向上をはかった高電子移動度複合トランジスタを提供
することを目的とする。
く課題を解決するための手段〉
上記従来技術の問題を解決する為の本発明の構成は、Ｉ
−Ｖ族系化合物半導体を用いたトランジスタにおいてｌ
ｎｐｎ、ｐｎｐ型の素子を積層して一体形成するとと
もに各トランジスタのベースとコレクタ間にコレクタバ
リアを設けたことを特徴とするものである。
−Ｖ族系化合物半導体を用いたトランジスタにおいてｌ
ｎｐｎ、ｐｎｐ型の素子を積層して一体形成するとと
もに各トランジスタのベースとコレクタ間にコレクタバ
リアを設けたことを特徴とするものである。
く作用〉
■−ｖ族系化合物半導体を用いてｎｐｎ、ｐｎｐ型のト
ランジスタを積層して形成するとともに各ｌ−ランジス
タのベースとコレクタ間にコレクタバリアを設け、一つ
のインバータを一つの素子で作製するので高速化、低消
費電力化が実現する。
ランジスタを積層して形成するとともに各ｌ−ランジス
タのベースとコレクタ間にコレクタバリアを設け、一つ
のインバータを一つの素子で作製するので高速化、低消
費電力化が実現する。
〈実施例〉
第１図は本発明の一実施例を示す積層膜構造を示す断面
図である。図において１はＧａＡｓやＩｎＰからなる半
絶縁性の基板、２〜８は基板１上に整合してエピタキシ
ャル成長するＡ１７ＧａＡｓまたはＩｎＧａＡｓ、Ｉｎ
ＡｌＡｓ系の化合物であり、ｎやｐとなる不純物がドー
ピングされている。２は第１のｎ層、３は第２のｎ層、
４は第１の９層、５は第３のｎ層、６は第４のｎ層、７
は第２のｐ層、８は第３のｐ層であり、これらの層はＭ
ＢＥ装置等を用いて所定の不純物濃度と厚さを有して順
次積層され１エツチングによって必要な而を露出させた
のち電に！９〜１４が形成される。
図である。図において１はＧａＡｓやＩｎＰからなる半
絶縁性の基板、２〜８は基板１上に整合してエピタキシ
ャル成長するＡ１７ＧａＡｓまたはＩｎＧａＡｓ、Ｉｎ
ＡｌＡｓ系の化合物であり、ｎやｐとなる不純物がドー
ピングされている。２は第１のｎ層、３は第２のｎ層、
４は第１の９層、５は第３のｎ層、６は第４のｎ層、７
は第２のｐ層、８は第３のｐ層であり、これらの層はＭ
ＢＥ装置等を用いて所定の不純物濃度と厚さを有して順
次積層され１エツチングによって必要な而を露出させた
のち電に！９〜１４が形成される。
第２図にこの複合トランジスタのバンドダイアダラムを
示す、このバンド構造から第１図での第１のｎ層をコレ
クタ、第２のｎ層をコレクタバリア 第１のｐ層をベー
ス、第３のｎ層をエミッタとし、第１のｐ層（ベース）
で発生したホットエレクトロンのみを通過させるように
して超高速のｎｐｎ）ランジスタが構成されている。
示す、このバンド構造から第１図での第１のｎ層をコレ
クタ、第２のｎ層をコレクタバリア 第１のｐ層をベー
ス、第３のｎ層をエミッタとし、第１のｐ層（ベース）
で発生したホットエレクトロンのみを通過させるように
して超高速のｎｐｎ）ランジスタが構成されている。
また、第１の９層をコレクタ、第３のｎ層をコレクタバ
リア、第４のｎ層をベース、第２のｐ層をコンタクト層
、第３のｐ層をエミッタとすることにより第４のｎ層（
ベース）で発生したホールのうちホットホールのみを通
過させるようにしたｐｎｐトランジスタが構成されてい
る。
リア、第４のｎ層をベース、第２のｐ層をコンタクト層
、第３のｐ層をエミッタとすることにより第４のｎ層（
ベース）で発生したホールのうちホットホールのみを通
過させるようにしたｐｎｐトランジスタが構成されてい
る。
第３図はこれらのトランジスタの電圧・電流特性を示す
もので、ヘテロギャップを有することから図に示すよう
に一定のオフセットを有している。
もので、ヘテロギャップを有することから図に示すよう
に一定のオフセットを有している。
このことからＳｔで作製したトランジスタと違ってレベ
ルシフトダイオードが不要となることを示している。
ルシフトダイオードが不要となることを示している。
第４図は本発明の複合トランジスタでインバータを構成
した状態を示すものである。なお、このインバータは電
極１０と１２と１３を共通に使用することにより５端子
素子として一体に作りこむことが可能である。
した状態を示すものである。なお、このインバータは電
極１０と１２と１３を共通に使用することにより５端子
素子として一体に作りこむことが可能である。
〈発明の効果〉
以上実施例とともに具体的に説明した様に本発明によれ
ば＋ ｎ Ｐ ｎ 、Ｐ ｎＰ型の素子を積層して形成
したため一つのインバータか一つの素子で作製でき、ま
た、アクティブ素子だけで構成されているので安定的に
相補的にオンとなり、電力の消費を少なくすることがで
きる。
ば＋ ｎ Ｐ ｎ 、Ｐ ｎＰ型の素子を積層して形成
したため一つのインバータか一つの素子で作製でき、ま
た、アクティブ素子だけで構成されているので安定的に
相補的にオンとなり、電力の消費を少なくすることがで
きる。
また、各トランジスタのベースとコレクタ間にコレクタ
バリアを設けたので、ホットエレクトロンとホットホー
ルのみが動作に寄与するため電流の流れは本質的に超高
速であり、その結果超高速動作を行うことができる。さ
らに、常に一方のバイポーラトランジスタが完全にオン
となっているので駆動能力か大きなものとなる。
バリアを設けたので、ホットエレクトロンとホットホー
ルのみが動作に寄与するため電流の流れは本質的に超高
速であり、その結果超高速動作を行うことができる。さ
らに、常に一方のバイポーラトランジスタが完全にオン
となっているので駆動能力か大きなものとなる。
第１図は本発明の一実施例を示す構成断面図。
第２図は第１図のバンド構造を示す図、第３図はへテロ
ギャップを有するトランジスタの電流・電圧特性を示す
図、第４図は本発明の複合トランジスタでインバータを
構成した状態を示す図、第５図は従来のインバータを示
す図である。 １・・・基板１２・・・第１のｎ層、３・・・第２のｎ
層。
ギャップを有するトランジスタの電流・電圧特性を示す
図、第４図は本発明の複合トランジスタでインバータを
構成した状態を示す図、第５図は従来のインバータを示
す図である。 １・・・基板１２・・・第１のｎ層、３・・・第２のｎ
層。
Claims (1)
- III−Ｖ族系化合物半導体を用いたトランジスタにお
いて、ｎｐｎ、ｐｎｐ型の素子を積層して一体形成する
とともに各トランジスタのベースとコレクタ間にコレク
タバリアを設けたことを特徴とする高電子移動度複合ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111533A JP2969778B2 (ja) | 1990-04-26 | 1990-04-26 | 高電子移動度複合トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111533A JP2969778B2 (ja) | 1990-04-26 | 1990-04-26 | 高電子移動度複合トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410471A true JPH0410471A (ja) | 1992-01-14 |
| JP2969778B2 JP2969778B2 (ja) | 1999-11-02 |
Family
ID=14563760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111533A Expired - Lifetime JP2969778B2 (ja) | 1990-04-26 | 1990-04-26 | 高電子移動度複合トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969778B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060559A (ja) * | 2006-08-30 | 2008-03-13 | Silicon Storage Technology Inc | 多重型トランジスタ半導体構造 |
-
1990
- 1990-04-26 JP JP2111533A patent/JP2969778B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060559A (ja) * | 2006-08-30 | 2008-03-13 | Silicon Storage Technology Inc | 多重型トランジスタ半導体構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2969778B2 (ja) | 1999-11-02 |
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