JPH04107943A - 半導体ウェーハプロービング方法 - Google Patents
半導体ウェーハプロービング方法Info
- Publication number
- JPH04107943A JPH04107943A JP22759290A JP22759290A JPH04107943A JP H04107943 A JPH04107943 A JP H04107943A JP 22759290 A JP22759290 A JP 22759290A JP 22759290 A JP22759290 A JP 22759290A JP H04107943 A JPH04107943 A JP H04107943A
- Authority
- JP
- Japan
- Prior art keywords
- chips
- semiconductor wafer
- defective
- good
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
庄１」Ｊｌｔ肛分夏＝
本発明は、半導体ウェーハプロービング方法に関し、特
に同時に複数のチップに対応するパターンをレチクル等
を用いて繰り返し焼き付けしてなる半導体ウェーハにお
ける多数のチップのうち、レチクル等の共通箇所に対応
するチップの良否を判定する方法に関する。
に同時に複数のチップに対応するパターンをレチクル等
を用いて繰り返し焼き付けしてなる半導体ウェーハにお
ける多数のチップのうち、レチクル等の共通箇所に対応
するチップの良否を判定する方法に関する。
従来旦伎斂
従来、この種の半導体ウェーハブロービングの動作制御
は、第４図に示すように、半導体ウェーハ７に焼き付け
された多数のチップ７ ａ ｔ ７ ｂ・・・を左か
ら右へ、あるいは右から左へ装置固有の単一方向連続測
定たけとなっており、制御ソフトウェアの機能には、連
続不良発生時の停止機能および不良分布図出力機能が付
加されていたが、それぞれの機能は独立したものとなっ
ていた。
は、第４図に示すように、半導体ウェーハ７に焼き付け
された多数のチップ７ ａ ｔ ７ ｂ・・・を左か
ら右へ、あるいは右から左へ装置固有の単一方向連続測
定たけとなっており、制御ソフトウェアの機能には、連
続不良発生時の停止機能および不良分布図出力機能が付
加されていたが、それぞれの機能は独立したものとなっ
ていた。
Ｂが ゛よ” ；
ところで、上記の従来の半導体ウェーノ＼プローバは、
動作制御が単一方向の連続測定のみとなっており、制御
ソフトウェアは不良分布図出力機能と、連続不良発生時
停止機能が独立した機能となっているため、ＰＲ工程で
２チップ以上を同時に露光するレチクルを使用した焼き
付は露光での、露光ごとのレチクル上の共通したチップ
の不良が多発した場合の認識ができないという欠点があ
った。
動作制御が単一方向の連続測定のみとなっており、制御
ソフトウェアは不良分布図出力機能と、連続不良発生時
停止機能が独立した機能となっているため、ＰＲ工程で
２チップ以上を同時に露光するレチクルを使用した焼き
付は露光での、露光ごとのレチクル上の共通したチップ
の不良が多発した場合の認識ができないという欠点があ
った。
本発明が解決しようとするＰＲ工程での露光起因による
不良発生メカニズムを第５図に示す。すなわち、レチク
ル９に形成された４つのチップパターン１０ａ〜１０ｄ
を半導体ウェーハ７にステップアンドリピートにより露
光する場合、万一、一部のチップパターン１０ｄに欠陥
があると、半導体ウェーハ７に焼き付けられたすべての
チップパターン１０ｄに対応するチップに欠陥が発生す
る。
不良発生メカニズムを第５図に示す。すなわち、レチク
ル９に形成された４つのチップパターン１０ａ〜１０ｄ
を半導体ウェーハ７にステップアンドリピートにより露
光する場合、万一、一部のチップパターン１０ｄに欠陥
があると、半導体ウェーハ７に焼き付けられたすべての
チップパターン１０ｄに対応するチップに欠陥が発生す
る。
＝ −めの
本発明の半導体ウェーハプロービング方法は、ＰＲ工程
で使用するレチクル構成を記憶するパラメータと、異常
判定停止基準と不良分布座標記憶メモリをもち、これに
より動作を制御する制御システムまたは不良分布座標内
の判定結果から、レチクル内のチップ単位の良否数を算
出する制御ソフトウェアで構成されている。
で使用するレチクル構成を記憶するパラメータと、異常
判定停止基準と不良分布座標記憶メモリをもち、これに
より動作を制御する制御システムまたは不良分布座標内
の判定結果から、レチクル内のチップ単位の良否数を算
出する制御ソフトウェアで構成されている。
すなわち、（１）プローブカードまたはプローブニード
ルを使用し、同時に複数のチップに対応するパターンを
繰り返し焼き付けしてなる半導体ウェーハの特性を測定
し、良否判定をするウェーハプロービングにおいて、半
導体ウェーハに焼き付けされた多数のチップのうち、共
通箇所のチップの不良率と他の同時に焼き付けされたチ
ップの不良率とを比較して前記共通箇所のチップの良否
を判定もしくは認識することを特徴とする半導体ウェー
ハプロービング方法、（２）プローブカードまたはプロ
ーブニードルを使用し、同時に複数のチップに対応する
パターンを繰り返し焼き付けしてなる半導体ウェーハの
特性を測定し良否判定をするウェーハプロービングにお
いて、半導体ウェーハに焼き付けられた多数のチップの
不良分布座標を記憶しておき、その記憶内容に基づいて
特定の共通箇所のチップの良否を判定もしくは認識する
ことを特徴とする半導体ウェーハプロービング方法。
ルを使用し、同時に複数のチップに対応するパターンを
繰り返し焼き付けしてなる半導体ウェーハの特性を測定
し、良否判定をするウェーハプロービングにおいて、半
導体ウェーハに焼き付けされた多数のチップのうち、共
通箇所のチップの不良率と他の同時に焼き付けされたチ
ップの不良率とを比較して前記共通箇所のチップの良否
を判定もしくは認識することを特徴とする半導体ウェー
ハプロービング方法、（２）プローブカードまたはプロ
ーブニードルを使用し、同時に複数のチップに対応する
パターンを繰り返し焼き付けしてなる半導体ウェーハの
特性を測定し良否判定をするウェーハプロービングにお
いて、半導体ウェーハに焼き付けられた多数のチップの
不良分布座標を記憶しておき、その記憶内容に基づいて
特定の共通箇所のチップの良否を判定もしくは認識する
ことを特徴とする半導体ウェーハプロービング方法。
岨
上記の構成によると、半導体ウエーハプローバで１ウエ
ーハを測定する順序を、レチクル構成を記憶したパラメ
ータに従い、同一のレチクル内のチップで焼き付は露光
されたウェーハ上のチップを連続して測定することがで
き、レチクル上のチップで共通に焼き付は露光されたチ
ップに不良が連続した場合に異常を認識することができ
る。
ーハを測定する順序を、レチクル構成を記憶したパラメ
ータに従い、同一のレチクル内のチップで焼き付は露光
されたウェーハ上のチップを連続して測定することがで
き、レチクル上のチップで共通に焼き付は露光されたチ
ップに不良が連続した場合に異常を認識することができ
る。
また、レチクル内のチップ単位に良否数を算出する制御
ソフトウェアを使用すると、１ウエーハの測定が完了す
るたびに、この制御ソフトウェアが起動し、不良分布座
標記憶メモリからレチクル内のチップに対応した単位で
累積結果を算出する。
ソフトウェアを使用すると、１ウエーハの測定が完了す
るたびに、この制御ソフトウェアが起動し、不良分布座
標記憶メモリからレチクル内のチップに対応した単位で
累積結果を算出する。
この累積結果の最大値と最小値の比が前もって設定され
ている異常判定停止基準内であるかどうかを判定し、も
し停止基準内であれば半導体ウェーハブローバを停止す
ることで異常を認識することができる。
ている異常判定停止基準内であるかどうかを判定し、も
し停止基準内であれば半導体ウェーハブローバを停止す
ることで異常を認識することができる。
災ｌ桝
以下、本発明について図面を参照して説明する。
第１図は本発明の一実施例の動作図である。１〜６は６
面付はレチクル上のそれぞれのチップパターンに対応し
て、ウェーハ７上に露光されたチップである。
面付はレチクル上のそれぞれのチップパターンに対応し
て、ウェーハ７上に露光されたチップである。
第２図はプローブカード８を使用したウェーハ７の測定
時の概略斜視図で、本発明の半導体ウェーハプロービン
グ方法は、第１図に示す測定順序でウェーハを測定して
いく。測定順序は、ウェーハプローバ内に保持されたレ
チクル構成パラメー夕により動作を制御され、第１図に
示すチップ１だけを順番に測定していき、以下同様に順
次チップ２〜６まで測定していく。
時の概略斜視図で、本発明の半導体ウェーハプロービン
グ方法は、第１図に示す測定順序でウェーハを測定して
いく。測定順序は、ウェーハプローバ内に保持されたレ
チクル構成パラメー夕により動作を制御され、第１図に
示すチップ１だけを順番に測定していき、以下同様に順
次チップ２〜６まで測定していく。
この実施例によれば、同一のレチクル上のチップパター
ンで露光されたウェーハ上のチップ１だけを連続して測
定できるので、ＰＲ工程での露光起因による不良をウェ
ーハプローバの連続不良停止機能により認識できるとい
う利点がある。
ンで露光されたウェーハ上のチップ１だけを連続して測
定できるので、ＰＲ工程での露光起因による不良をウェ
ーハプローバの連続不良停止機能により認識できるとい
う利点がある。
災息桝２
第３図は本発明の第２実施例の半導体ウェーハプロービ
ング方法について説明するための半導体ウェーハプロー
バに内蔵された不良分布座標記憶メモリ内に保持された
１ウエーハ７の不良分布図である。
ング方法について説明するための半導体ウェーハプロー
バに内蔵された不良分布座標記憶メモリ内に保持された
１ウエーハ７の不良分布図である。
第３図で、レチクル上の同一チップパターンで露光され
たチップ１に対応するチップ座標の良品の累積は、 １ ・・・・・・Σ Σ （ｘ＋Ｉａ、 ｙ＋ｊｂ）
（１）１＝Ｑ Ｊ＝０ 同様に２・・・・・・ΣΣ（ｘ＋ｌ＋ｉａ、 ｙ＋ｊｂ
） ■１＝ＯＪ＝０ で求められる。
たチップ１に対応するチップ座標の良品の累積は、 １ ・・・・・・Σ Σ （ｘ＋Ｉａ、 ｙ＋ｊｂ）
（１）１＝Ｑ Ｊ＝０ 同様に２・・・・・・ΣΣ（ｘ＋ｌ＋ｉａ、 ｙ＋ｊｂ
） ■１＝ＯＪ＝０ で求められる。
ここで、（ａ、ｂ）はレチクル構成ハラメータ（ｎ、ｍ
）は記憶メモリ最大座標を（ａ、ｂ）で割った値である
。
）は記憶メモリ最大座標を（ａ、ｂ）で割った値である
。
ここで仮に累積値の最大値が（１）で最小値が（６）と
すると（６） ／ （１）が異常判定停止基準Ｓより小
さかった場合に装置は停止する。
すると（６） ／ （１）が異常判定停止基準Ｓより小
さかった場合に装置は停止する。
Ｓく■／（１）・・・・・・ 停止
この実施例では、上記の判定機能によりＰＲ工程での露
光起因による不良が発生しているウェーハを判定できる
という利点がある。
光起因による不良が発生しているウェーハを判定できる
という利点がある。
主肌件肱策
以上説明したように、本発明は半導体ウェーハブローバ
にＰＲ工程での露光起因による不良発生を検出できる動
作制御機能または異常を判定する制御ソフトウェアを付
加したことにより、ウェーハを測定しながら露光起因に
よる不良発生を即時に判定し、装置を停止できる。
にＰＲ工程での露光起因による不良発生を検出できる動
作制御機能または異常を判定する制御ソフトウェアを付
加したことにより、ウェーハを測定しながら露光起因に
よる不良発生を即時に判定し、装置を停止できる。
このことにより、見逃しがちな露光起因による不良発生
を、確実にしかも早期に検出し、ＰＲ工程にフィードバ
ックできる。これにより後続する不良発生をとめること
ができ、良品率を向上できる効果がある。
を、確実にしかも早期に検出し、ＰＲ工程にフィードバ
ックできる。これにより後続する不良発生をとめること
ができ、良品率を向上できる効果がある。
第１図は本発明の実施例１の半導体ウェーハプロービン
グ方法について説明する半導体ウェーハ上の測定動作説
明図、第２図はプローブカードを使用したウェーハの測
定概略斜視図、第３図は本発明の実施例２の半導体ウェ
ーハプロービング方法について説明するための不良分布
座標記憶メモ ゛り内の半導体ウェーハ上の不良分布側
図、第４図はＰＲ工程の露光起因による不良発生メカニ
ズムの説明用斜視図、第５図は従来の半導体ウェーハプ
ロービング方法の測定順序図である。 １〜６・・・・・・レチクル内のチップパターンに対応
したチップ番号、 ７・・・・・・半導体ウェーハ、 ８・・・・・・プローブカード、 ９・・・・・・レチクル、 １０ａ〜１０ｄ・・・・・・チップパターン。 第１図 Ｙ 第３図
グ方法について説明する半導体ウェーハ上の測定動作説
明図、第２図はプローブカードを使用したウェーハの測
定概略斜視図、第３図は本発明の実施例２の半導体ウェ
ーハプロービング方法について説明するための不良分布
座標記憶メモ ゛り内の半導体ウェーハ上の不良分布側
図、第４図はＰＲ工程の露光起因による不良発生メカニ
ズムの説明用斜視図、第５図は従来の半導体ウェーハプ
ロービング方法の測定順序図である。 １〜６・・・・・・レチクル内のチップパターンに対応
したチップ番号、 ７・・・・・・半導体ウェーハ、 ８・・・・・・プローブカード、 ９・・・・・・レチクル、 １０ａ〜１０ｄ・・・・・・チップパターン。 第１図 Ｙ 第３図
Claims (2)
- １．プローブカードまたはプローブニードルを使用し、
同時に複数のチップに対応するパターンを繰り返し焼き
付けしてなる半導体ウェーハの特性を測定し、良否判定
をするウェーハプロービングにおいて、 半導体ウェーハに焼き付けされた多数のチップのうち、
共通箇所のチップの不良率と他の同時に焼き付けされた
チップの不良率とを比較して前記共通箇所のチップの良
否を判定もしくは認識することを特徴とする半導体ウェ
ーハプロービング方法。 - ２．プローブカードまたはプローブニードルを使用し、
同時に複数のチップに対応するパターンを繰り返し焼き
付けしてなる半導体ウェーハの特性を測定し良否判定を
するウェーハプロービングにおいて、 半導体ウェーハに焼き付けられた多数のチップの不良分
布座標を記憶しておき、その記憶内容に基づいて特定の
共通箇所のチップの良否を判定もしくは認識することを
特徴とする半導体ウェーハプロービング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22759290A JPH04107943A (ja) | 1990-08-28 | 1990-08-28 | 半導体ウェーハプロービング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22759290A JPH04107943A (ja) | 1990-08-28 | 1990-08-28 | 半導体ウェーハプロービング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107943A true JPH04107943A (ja) | 1992-04-09 |
Family
ID=16863339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22759290A Pending JPH04107943A (ja) | 1990-08-28 | 1990-08-28 | 半導体ウェーハプロービング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014063914A (ja) * | 2012-09-21 | 2014-04-10 | Renesas Electronics Corp | 半導体検査装置、半導体検査方法およびプログラム |
-
1990
- 1990-08-28 JP JP22759290A patent/JPH04107943A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014063914A (ja) * | 2012-09-21 | 2014-04-10 | Renesas Electronics Corp | 半導体検査装置、半導体検査方法およびプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2014239230A5 (ja) | ||
| US6392434B1 (en) | Method for testing semiconductor wafers | |
| US6972576B1 (en) | Electrical critical dimension measurement and defect detection for reticle fabrication | |
| JPH04107943A (ja) | 半導体ウェーハプロービング方法 | |
| CN101210932B (zh) | 一种可提高缺陷检验可靠性的方法 | |
| JPH04205899A (ja) | 半導体製造装置 | |
| KR100465760B1 (ko) | 반도체 웨이퍼 테스트 시스템 및 방법 | |
| JPH0614106B2 (ja) | Ｉｃ試験システム | |
| JP2001052981A (ja) | 半導体製造装置及び半導体製造方法 | |
| JP2622714B2 (ja) | パターン検査装置 | |
| JPH05281151A (ja) | ウエハパターン検査装置 | |
| JP2822738B2 (ja) | 半導体ｉｃの検査方法 | |
| JPS63135849A (ja) | 基板検査システム | |
| JPH0316781B2 (ja) | ||
| JPH04241439A (ja) | Ｉｃテスト・システム | |
| JPH0429350A (ja) | 半導体テスト方法 | |
| JPH03122580A (ja) | 集積回路の検査方法 | |
| JPH04355382A (ja) | 集積回路の検査装置および検査方法 | |
| JPS61295641A (ja) | プロ−ブカ−ドの自己診断方法 | |
| JPS597275A (ja) | 論理回路の故障解析装置 | |
| JPH0149005B2 (ja) | ||
| JPH0627773B2 (ja) | 回路基板検査装置における基準データ作成方法 | |
| JPH03293741A (ja) | 半導体装置の検査機器 | |
| JPS62140429A (ja) | 半導体用プロ−ビング方法 | |
| JPH04106944A (ja) | ウエハの試験方法 |