JPH0614106B2 - Ｉｃ試験システム - Google Patents
Ｉｃ試験システムInfo
- Publication number
- JPH0614106B2 JPH0614106B2 JP62088008A JP8800887A JPH0614106B2 JP H0614106 B2 JPH0614106 B2 JP H0614106B2 JP 62088008 A JP62088008 A JP 62088008A JP 8800887 A JP8800887 A JP 8800887A JP H0614106 B2 JPH0614106 B2 JP H0614106B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、被試験ＩＣにテストパターンを印加し、出力
信号を検出し、良否判定をするＩＣ試験システムに関
し、特にＩＣを複数個同時にハンドリング装置を用いて
並列試験を行うＩＣ試験システムに関する。
信号を検出し、良否判定をするＩＣ試験システムに関
し、特にＩＣを複数個同時にハンドリング装置を用いて
並列試験を行うＩＣ試験システムに関する。
〔従来の技術〕 従来の被測定ＩＣを複数個同時にハンドリングして並列
測定を行うハンドリング装置部を含めたＩＣ試験システ
ムにおいて、試験装置部側あるいはハンドリング装置部
側の故障により、複数のＩＣ測定部（以下ＤｕＴ部と称
す）のうち特定のＤｕＴ部のみが連続不良を発生した場
合、試験システム全体の故障とみなし、正常に測定の可
能なＤｕＴ部を含んだハンドリング装置部および試験装
置部を強制的に停止させて、連続不良の発生の生じたＤ
ｕＴ部の修復作業を行っていた。
測定を行うハンドリング装置部を含めたＩＣ試験システ
ムにおいて、試験装置部側あるいはハンドリング装置部
側の故障により、複数のＩＣ測定部（以下ＤｕＴ部と称
す）のうち特定のＤｕＴ部のみが連続不良を発生した場
合、試験システム全体の故障とみなし、正常に測定の可
能なＤｕＴ部を含んだハンドリング装置部および試験装
置部を強制的に停止させて、連続不良の発生の生じたＤ
ｕＴ部の修復作業を行っていた。
上述した従来のＩＣ試験システムでは、特定のＤｕＴ部
のみが連続不良を発生した場合でも、修復のために測定
可能なＤｕＴ部を含んだ試験システム全体を強制中断し
なくてはならず測定の効率を悪くするという欠点があっ
た。
のみが連続不良を発生した場合でも、修復のために測定
可能なＤｕＴ部を含んだ試験システム全体を強制中断し
なくてはならず測定の効率を悪くするという欠点があっ
た。
本発明は、複数のＤｕＴ部毎の測定良否情報を検知し、
カウントするレジスタを有することにより、任意のＤｕ
Ｔ部の連続不良カウントを各ＤｕＴ部毎に検知し、前記
連続不良発生ＤｕＴ部のみをマスクするために該当Ｄｕ
Ｔ部には、試験装置側からの試験パターン入力を制御
し、ハンドリング装置側では、該当ＤｕＴ部には、測定
ＩＣを供給しないように制御する機構を有することによ
り、連続不良発生ＤｕＴ部のみ測定を停止させ、正常に
動作するＤｕＴ部は、連続して測定を行うＩＣ試験シス
テムである。
カウントするレジスタを有することにより、任意のＤｕ
Ｔ部の連続不良カウントを各ＤｕＴ部毎に検知し、前記
連続不良発生ＤｕＴ部のみをマスクするために該当Ｄｕ
Ｔ部には、試験装置側からの試験パターン入力を制御
し、ハンドリング装置側では、該当ＤｕＴ部には、測定
ＩＣを供給しないように制御する機構を有することによ
り、連続不良発生ＤｕＴ部のみ測定を停止させ、正常に
動作するＤｕＴ部は、連続して測定を行うＩＣ試験シス
テムである。
〔実施例１〕 本発明を図面を参照して説明する。
第１図は、本発明の第１の実施例のブロック図である。
このＩＣ試験システムは被測定ＩＣの供給される複数の
ＤｕＴ部１と、ＤｕＴ部１への被測定ＩＣの供給を制御
するＩＣ供給制御部２、ＤｕＴ部１に供給された被測定
ＩＣへの試験パターン信号３の入力を制御するパターン
入力制御部４を有するハンドリング装置部５と、このハ
ンドリング装置部５の被測定ＩＣのＤｕＴ部１に試験パ
ターンを供給するパターン発生部６、被測定ＩＣの各Ｄ
ｕＴ部１毎に良否を判定する判定部７、各ＤｕＴ部１毎
の良否情報をカウントし、カウント結果に従ってＩＣ供
給制御部２とパターン入力制御部４への制御信号８を送
り、ＤｕＴ部１への被測定ＩＣの供給と試験パターンの
入力を制御するカウントレジスタ部９を有する試験装置
部１０とから構成される。
このＩＣ試験システムは被測定ＩＣの供給される複数の
ＤｕＴ部１と、ＤｕＴ部１への被測定ＩＣの供給を制御
するＩＣ供給制御部２、ＤｕＴ部１に供給された被測定
ＩＣへの試験パターン信号３の入力を制御するパターン
入力制御部４を有するハンドリング装置部５と、このハ
ンドリング装置部５の被測定ＩＣのＤｕＴ部１に試験パ
ターンを供給するパターン発生部６、被測定ＩＣの各Ｄ
ｕＴ部１毎に良否を判定する判定部７、各ＤｕＴ部１毎
の良否情報をカウントし、カウント結果に従ってＩＣ供
給制御部２とパターン入力制御部４への制御信号８を送
り、ＤｕＴ部１への被測定ＩＣの供給と試験パターンの
入力を制御するカウントレジスタ部９を有する試験装置
部１０とから構成される。
被測定ＩＣは、ハンドリング装置部５の全てのＤｕＴ部
１に同時に供給され、試験装置部１０のパターン発生部
６から試験パターン信号３が供給される。各ＤｕＴ部１
の各々の被測定ＩＣは、試験パターン信号３に対する出
力信号１１を出し、判定部７にて、良否の判定がなされ
る。
１に同時に供給され、試験装置部１０のパターン発生部
６から試験パターン信号３が供給される。各ＤｕＴ部１
の各々の被測定ＩＣは、試験パターン信号３に対する出
力信号１１を出し、判定部７にて、良否の判定がなされ
る。
カウントレジスタ部９では、前記判定部７から送られ
る、各ＤｕＴ部１毎の良否情報を積算し、連続不良と判
定されるＤｕＴ部を検知すると、ＩＣ供給制御部２へ制
御信号８を送り連続不良と判定されたＤｕＴ部１へのＩ
Ｃの供給をストップさせる。また同時にパターン入力制
御部７へも制御信号８を送り、連続不良と判定されたＤ
ｕＴ部１への試験パターン信号３の供給をストップさせ
る。これらの制御により複数個の測定ＤｕＴ部のうち連
続不良ＤｕＴ部１のみを測定マスクすることができ、正
常に測定を行っているＤｕＴ部１は連続して測定を続け
ることができる。
る、各ＤｕＴ部１毎の良否情報を積算し、連続不良と判
定されるＤｕＴ部を検知すると、ＩＣ供給制御部２へ制
御信号８を送り連続不良と判定されたＤｕＴ部１へのＩ
Ｃの供給をストップさせる。また同時にパターン入力制
御部７へも制御信号８を送り、連続不良と判定されたＤ
ｕＴ部１への試験パターン信号３の供給をストップさせ
る。これらの制御により複数個の測定ＤｕＴ部のうち連
続不良ＤｕＴ部１のみを測定マスクすることができ、正
常に測定を行っているＤｕＴ部１は連続して測定を続け
ることができる。
〔実施例２〕 第２図は、本発明の第２の実施例のブロック図である。
このＩＣ試験システムは、被測定ＩＣの供給されている
ＤｕＴ部１へ試験パターン信号３を供給するパターン発
生部６、試験パターン信号３の供給された被測定ＩＣか
ら出力される出力信号１１を受け、各ＤｕＴ部１毎の被
測定ＩＣの良否を判定する判定部７を有する試験装置１
０Ａと、被測定ＩＣの供給されるＤｕＴ部１、ＤｕＴ部
１への被測定ＩＣの供給を制御するＩＣ供給制御部２、
被測定ＩＣの供給された各ＤｕＴ部１への試験装置１０
Ａ側のパターン発生部６より送られた試験パターン信号
３の供給を制御するパターン入力制御部４、前記ＩＣ供
給制御部２とパターン入力制御部４に制御信号８を送
り、ＩＣの供給と試験パターン信号３の供給を制御する
カウントレジスタ部９を有するハンドリング装置部とか
ら構成される。
このＩＣ試験システムは、被測定ＩＣの供給されている
ＤｕＴ部１へ試験パターン信号３を供給するパターン発
生部６、試験パターン信号３の供給された被測定ＩＣか
ら出力される出力信号１１を受け、各ＤｕＴ部１毎の被
測定ＩＣの良否を判定する判定部７を有する試験装置１
０Ａと、被測定ＩＣの供給されるＤｕＴ部１、ＤｕＴ部
１への被測定ＩＣの供給を制御するＩＣ供給制御部２、
被測定ＩＣの供給された各ＤｕＴ部１への試験装置１０
Ａ側のパターン発生部６より送られた試験パターン信号
３の供給を制御するパターン入力制御部４、前記ＩＣ供
給制御部２とパターン入力制御部４に制御信号８を送
り、ＩＣの供給と試験パターン信号３の供給を制御する
カウントレジスタ部９を有するハンドリング装置部とか
ら構成される。
被測定ＩＣはハンドリング装置部５の全てのＤｕＴ部１
に同時に供給され試験装置１０Ａのパターン発生部６か
ら試験パターンが供給される。各ＤｕＴ部１の各々の被
測定ＩＣは、試験パターンに対する出力信号１１を出力
し判定部７にて良否の判定がなされる。一方、カウント
レジスタ部９では、試験装置１０Ａ側の判定部７からの
各ＤｕＴ部１毎の良否情報を積算し、連続不良と判定さ
れるＤｕＴ部１を検知するとＩＣ供給制御部２へ制御信
号８を送り連続不良と判定されたＤｕＴ部１へのＩＣの
供給をストップさせ、同時とパターン入力制御部４へも
制御信号８を送ることにより連続不良と判定されたＤｕ
Ｔ部１への試験パターン信号３の供給をストップさせ
る。
に同時に供給され試験装置１０Ａのパターン発生部６か
ら試験パターンが供給される。各ＤｕＴ部１の各々の被
測定ＩＣは、試験パターンに対する出力信号１１を出力
し判定部７にて良否の判定がなされる。一方、カウント
レジスタ部９では、試験装置１０Ａ側の判定部７からの
各ＤｕＴ部１毎の良否情報を積算し、連続不良と判定さ
れるＤｕＴ部１を検知するとＩＣ供給制御部２へ制御信
号８を送り連続不良と判定されたＤｕＴ部１へのＩＣの
供給をストップさせ、同時とパターン入力制御部４へも
制御信号８を送ることにより連続不良と判定されたＤｕ
Ｔ部１への試験パターン信号３の供給をストップさせ
る。
これらの制御により複数の測定ＤｕＴ部１から連続不良
ＤｕＴ部１のみを測定マスクし、正常に測定の行えるＤ
ｕＴ部１を連続して測定することができる。
ＤｕＴ部１のみを測定マスクし、正常に測定の行えるＤ
ｕＴ部１を連続して測定することができる。
以上説明したように、本発明は特に複数個のＩＣを同時
にハンドリング装置を用いて、並列試験するにあたっ
て、任意のＤｕＴ部のみが故障しても測定システム全体
を停止させる必要がなく、残りの正常なＤｕＴ部を使用
し、測定を続行することができるため、測定システムの
稼働効率を向上させるのに効果がある。
にハンドリング装置を用いて、並列試験するにあたっ
て、任意のＤｕＴ部のみが故障しても測定システム全体
を停止させる必要がなく、残りの正常なＤｕＴ部を使用
し、測定を続行することができるため、測定システムの
稼働効率を向上させるのに効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図である。 １……ＤｕＴ部、２……ＩＣ供給制御部、３……試験パ
ターン信号、４……パターン入力制御部、５，５Ａ……
ハンドリング装置部、６……パターン発生部、７……判
定部、８……制御信号、９……カウントレジスタ部、１
０，１０Ａ……試験装置部、１１……出力信号。
本発明の第２の実施例のブロック図である。 １……ＤｕＴ部、２……ＩＣ供給制御部、３……試験パ
ターン信号、４……パターン入力制御部、５，５Ａ……
ハンドリング装置部、６……パターン発生部、７……判
定部、８……制御信号、９……カウントレジスタ部、１
０，１０Ａ……試験装置部、１１……出力信号。
Claims (1)
- 【請求項１】複数個のＩＣを同時にハンドリングして並
列試験を行うＩＣ試験システムにおいて、ハンドリング
装置のＩＣ測定部に供給される被測定ＩＣの供給を測定
系の故障に応じて任意にマスクし、正常に測定の行える
ＩＣ測定部のみで測定の続行を可能としたことを特徴と
するハンドリング装置を含めて構成されるＩＣ試験シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088008A JPH0614106B2 (ja) | 1987-04-10 | 1987-04-10 | Ｉｃ試験システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088008A JPH0614106B2 (ja) | 1987-04-10 | 1987-04-10 | Ｉｃ試験システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253276A JPS63253276A (ja) | 1988-10-20 |
| JPH0614106B2 true JPH0614106B2 (ja) | 1994-02-23 |
Family
ID=13930786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088008A Expired - Fee Related JPH0614106B2 (ja) | 1987-04-10 | 1987-04-10 | Ｉｃ試験システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614106B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0769389B2 (ja) * | 1988-07-13 | 1995-07-31 | 三菱電機株式会社 | 半導体装置の検査用搬送装置 |
| JP2638251B2 (ja) * | 1990-03-28 | 1997-08-06 | 日立電子エンジニアリング株式会社 | Ｉｃハンドラのデバイス分離装置 |
| JPH0463138U (ja) * | 1990-10-02 | 1992-05-29 |
-
1987
- 1987-04-10 JP JP62088008A patent/JPH0614106B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63253276A (ja) | 1988-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |