JPH04112349A

JPH04112349A - 共有バス制御方式の処理システム

Info

Publication number: JPH04112349A
Application number: JP2232773A
Authority: JP
Inventors: Yasuhiro Naoshima; 直島　康浩
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-09-03
Filing date: 1990-09-03
Publication date: 1992-04-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ｅ目次コ概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例発明の効果［概要コ同一のバスで結合された複数のＣＰＵがＣＰＵ間通信制
御回路を各々有する共有バス制御方式のシステムに関し
、ＣＰＵ間通間通側御に使用される信号線を不要化できる
システムの提供を目的とし、各制御回路は、共有バスから与えられたＣＰＵ発行の通
信要求コマンドを記憶する手段と、記憶コマンドが自Ｃ
ＰＵ宛か否かを判断する手段と、自ＣＰＵ宛のコマンド
の発行元を記憶する手段と、記憶コマンド発行元の通信
要求を自ＣＰＵに割込通知する手段と、記憶コマンド発
行元について通信ビジーの状態を記憶する手段と、いず
れかのコマンド発行元について通信ビジーの状態が記憶
されたときにコマンド発行元の記憶と通信ビジー状態の
記憶を禁止制御する手段と、指定ＣＰＵの通信ビジー状
態を読み出して自ＣＰＵへ送出する手段ト、共有バスの
コマンドに従い通信要求コマンド発行元と通信ビジー状
態の記憶内容を消去しコマンド発行元と通信ビジー状態
の記憶禁止を解除する手段と、を含む。

［産業上の利用分野］本発明は、複数のＣＰＵが同一のバスで結合された共有
バス制御方式のシステムに関する。

このシステムでは、通信相手のＣＰＵがすでに通信中で
ビジー状態のときに通信終了まで待機し、その通信が終
了してビジー状態が解除されたときに通信要求を発行す
る制御が各ＣＰＵで行なわれる。

［従来の技術］第４図には第１の従来システムが示されており、同図に
おいては４台のＣＰＵ１２−１．１２−２゜１２−３．
１２−４が共有バス１０で結合されている。

これらＣＰＵ１２はビジー制御用の信号線４０゜通信要
求用の信号線４２で結ばれており、それらの信号線４０
．４２を用いてＣＰＵ１２間の通信制御が行なわれてい
る。

第５図には第２の従来システムが示されており、このシ
ステムにおいては、各ＣＰＵ１２にＣＰＵ間の通信制御
を行なう回路１４が内蔵され、ビジー制御用の信号線４
０のみが設けられる。

［発明が解決しようとする課題］ＣＰＵ１２はＶＬＳＩ化でその集積度が大幅に高められ
ている。

したがって、ＣＰＵ内部のゲート数をさらに増加させて
より多くの有用な機能を得ることが可能となる。

しかしながら、ＣＰＵ１２から引き出せる信号線の数が
限られているので、システムによってはＣＰＵ間通間通
側御で使用される信号線４０，４２を確保することが困
難となる。

本発明は上記の事情に鑑みてなされたものであり、その
目的は、ＣＰＵ間通間通側御に使用される信号線を不要
化できるシステムを提供することにある。

［課題を解決するための手段］上記目的を達成するために、本発明にかかるシステムは
以下のように構成されている。

第２図において、複数のＣＰＵ１２（同図においては４
台）が同一のバス１０で結合されており、それらのＣＰ
Ｕ１２にはＣＰＵ間通信制御回路１４が各々設けられて
いる。

第１図では各ＣＰＵ間通信制御回路１４の構成が説明さ
れており、手段１６においては共有バス１０から与えら
れたＣＰＵ発行の通信要求コマンドが記憶される。

この手段１６で記憶された通信要求コマンドが自ＣＰＵ
Ｉ　２宛か否かが手段１８により判断される。

さらに、手段１６で記憶された通信要求コマンドが自Ｃ
ＰＵ１２宛のときに該コマンドの発行元が手段２０にお
いて記憶される。

そして、手段１６で記憶されたコマンド発行元の通信要
求が手段２２から自ＣＰＵ１２に対して割り込みで通知
される。

また、手段１６で記憶された通信要求コマンドの発行元
について通信ビジーの状態が手段２４で記憶される。

その状態記憶が行なわれたときにコマンド発行元の記憶
と通信ビジー状態の記憶が手段２６により禁止制御され
る。

この通信ビジー状態は手段２８により読み出され、自Ｃ
ＰＵ１２へ送出される。

そして、共有バス１０から与えられたコマンドに従って
通信要求のコマンド発行元と通信とジー状態の記憶内容
が手段３０により消去され、通信要求のコマンド発行元
と通信ビジー状態の記憶禁止が解除される。

［作用コ本発明では、共有バス１０に送出されたＣＰＵコマンド
が各ＣＰＵ間通間通側制御回路で解析され、自ＣＰＵ１
２宛の通信要求コマンドであることが確認されたときに
、ＣＰＵ間通信制御回路１４から自ＣＰＵ１２へコマン
ド発行元の通信要求が通知される。

また、そのコマンド受付時にはコマンド発行元と通信ビ
ジーの状態が対応記憶され、任意ＣＰＵ１２の指定で対
応のビジー状態が読み出されるので、通信相手のＣＰＵ
１２において通信要求が受は付けられたか否かを発行元
の自ＣＰＵ１２で確認できる。

さらに、通信要求のコマンドが一旦受は付けられると、
それ以降においては、通信要求コマンドの受付が禁止さ
れる。

そして、通信要求コマンドの受付禁止は共有バス１０か
ら与えられたコマンドに従って解除され、記憶中の制御
情報も消去される。

［実施例コ以・下、図面に基づいて本発明にかかるシステムの好適
な実施例を説明する。

第２図には実施例の全体構成が示されており、同一のバ
ス１０で４台のＣＰＵ１２　（＃１．＃２゜＃３．　　
＃４）が結合されている。

これらのＣＰＵ１２にはＣＰＵ間通間通側御回路１４が
各々設けられている。

第３図では各制御回路１４の構成が説明されており、共
有バス１０からコマンドレジスタ１６にＣＰＵ発行のコ
マンドが書き込まれる。

そのコマンドの本体部分はデコーダ１８ａに与えられ、
発行元を示す送り先ＩＤはコンパレータ１８ｂに与えら
れる。

さらに、自ＣＰＵ１２を示すＩＤがコンパレータ１８ｂ
へ供給されており、自ＣＰＵ１２宛の通信要求コマンド
がコマンドレジスタ１６へ書き込まれたときにのみ、デ
コーダ１８ａとフンパレータ１８ｂの出力でアンドゲー
ト３４，３６が開かれる。

また、アンドゲート３８，４４にはコンパレータ１８ｂ
の出力が与えられておらず、したがって、これらはデコ
ーダ１８ａの出力のみにより開かれる。

そして、コマンドレジスタ１６からコマンドのオーダ一
部分がデコーダ３０に与えられ、フラグセットのコマン
ドかりセットのコマンドかが判別される。

このデコーダ出力はアンドゲート３４，３６とアンドゲ
ート３８，４４とを各々介して４組のアンドゲート対［
４６，４８コ、　　［５０，５２コ。

［，５４，５６コ、　　［５８，６０コと同じく４組の
アンドゲート対［６２，６４コ、　　［６６，６８コ。

［７０，７２１，［７４，７６］とに与えられている。

そして、コマンド発行元を示す送り先ＩＤはデコーグ７
８に与えられ、いずれかのＣＰＵ１２を示すデコーダ７
８の出力で対応のアンドゲート対［４６，４８コ、　　
［５０，５２コまたは［５４゜５６コ、　　［５８，６
０コとアンドゲート対［６２゜６４１、　　［６６，６
８１，［７０，７２コまたは［７４，７６コとが開かれ
る。

これらアンドゲート対［４６，４８］、　　［５０゜５
２コ、　　［５４，５６コ、　　［５８，６０１，［６
２、６４］、　　［６６、６８コ、　　（ニア０．　７
２Ｅ。

［７４，７８コの出力はフリップフロップ２０ａ。

２０ｂ、２０ｃ、２０ｄ、２４ａ、２４ｂ、２４ｃ＋２
４ｄに各々与えられており、したがって、フリップフロ
ップ２０　Ｂ＋　　２０　ｔｚ　　２０　ｃ、　　２０
ｄ、　　２４　Ｂ＋　　２４　ｂｚ　　２４　ｃ、　　
２４　ｄがコマンドレジスタ１６に記憶のコマンドに応
じてセットされ、あるいはリセットされる。

すなわち、コマンドレジスタ１６に記憶されたコマンド
の本体部分が通信要求を示し、通信相手として自ＣＰＵ
１２が指定され、フラグセットが指示された場合には、
コマンド発行元のＣＰＵ　１２と対応したフリップフロ
ップ２０　ａｌ　　２０　ｂ＋２０ｃまたは２０ｄとフ
リップフロップ２４ａ。

２４　ｂ、　　２４　ｃまたは２４ｄとがセットされる
。

ただし、アンドゲート３８，４４にはコンパレータ１８
ｂの出力が与えられておらず、これらがデコーダ１８ａ
の出力のみにより開かれるので、自ＣＰＵ１２が通信相
手として指定されたか否かにかかわらず、コマンド発行
元のＣＰＵ１２と対応したフリップフロップ２４　ａ　
ｒ　　２４　ｂ　ｒ　　２４　ｃまたは２４ｄがセット
される。

また、コマンドレジスタ１６に記憶されたコマンドの本
体部が通信要求を示し、通信相手として自ＣＰＵ１２が
指定され、フラグリセットが支持された場合には、コマ
ンド発行元のＣＰＵ１２と対応したフリップフロップ２
０　ａ、　　２０　ｂ、　　２０Ｃまたは２０ｄとフリ
ップフロップ２４ａ、２４ｂ、２４ｃまたは２４ｄとを
リセットするアンド出力が得られる。

ただし、アンドゲート３８，４４にはコンパレータ１８
ｂの出力が与えられておらず、これらがデコーダ１８ａ
の出力のみにより開かれるので、自ＣＰＵ１２が通信相
手として指定されたか否かにかかわらず、コマンド発行
元のＣＰＵ１２と対応したフリップフロップ２４　ａ　
＊　　２４　ｂ　＋　　２４　ｃまたは２４ｄをリセッ
トするアンド出力が得られる。

ここで、フリップフロップ２０ａ、２０ｂ、２０ｃ、２
０ｄのセット出力はオアゲート２２に与えられており、
そのオア出力は他ＣＰＵ　１２の通信要求として自ＣＰ
Ｕ１２に割込で通知されている。

また、フリップフロップ２４　ａ、　　２４　ｂ、　　
２４ｃ、２４ｄのセット出力はノアゲート２６に与えら
れており、そのノア出力はアンドゲート４６゜４８、　
５０．　５２．　５４．　５６．　５８．　６０．　６
２、　６４．　６６、　６８．　７０．　７２．　７４
．　７６に与えられている。

したがって本実施例においては、いずれかのＣＰＵ１２
が通信要求コマンドを発行し、通信相手として指定され
た他のＣＰＵ１２がそのコマンドを受は付けたときに、
ソリツブフロップ２０ａ。

２０ｂ、２０ｃ、２０ｄ、２４ａ、２４ｂ、２４ｃ、２
４ｄの全てがセット不能となる。

このため、いずれのＣＰＵ１２においても新たに通信要
求のコマンドを受は付けることが不可能となる。

また、通信ビジーの状態はフリップフロップ２４　ａ、
　　２４　ｂ、　　２４　ＣＩ　　２４　ｄのセット出
力から自ＣＰＵ１２が確認できる。

特に、フリップフロップ２４　ａ、　　２４　ｂ、　　
２４ｃ＋２４ｄのセット出力がセレクタ２８を介して自
ＣＰＵＩ２へ送出されて〜）るので、セレクタ２８へ自
己のＩＤを与えることにより、自ＣＰＵＩ２は通信相手
のＣＰＵ１２で通信要求コマンドが受は付けられたか否
かを確認できる。

その後においてＣＰＵ間通間通路了すると、デコーダ３
０の出力がフラグリセットを指示する内容となるコマン
ドが一方のＣＰＵ１２から発行される。

これζこより、コマンドの内容（送り先ＩＤ、　送り元
ＩＤ）と対応したフラグ（フリップフロップ２０ａ、２
０ｂ＋　　２０ｃ、２０ｄ、２４ａ、２４ｂ、　　２４
　ｃ、　　２４　ｄ　）がリセットされ、すべてのＣＰ
Ｕ１２で通信要求の受付が可能となる。

以上説明したように本実施例によれば、ＣＰＵ間の通信
制御が共有バス１０のみを使用して行なわれるので、専
用の信号線４０．４２が不要となる。

このため、それら専用信号線４０．４２の確保が困難な
場合であっても、システムを容易に構築することが可能
となる。

しかも、ＣＰＵ間の通信制御を容易に行なえ、その上、
ハードウェアの増加は最小限にとどめることが可能とな
る。

［発明の効果コ以上説明したように本発明によれば、ＣＰＵ間通信用の
信号線を不要化できるので、それらの信号線を確保する
ことが困難な場合であっても、システムを容易に構築す
ることが可能となる。

【図面の簡単な説明】

第１図は発明の原理説明図、第２図は実施例の全体構成説明図、第３図は実施例におけるＣＰＵ間通間通側制御回路成説
明図、第４図は第１従来システムの構成説明図、第５図は第２
従来システムの構成説明図、である。１０Φ・・共有パス１２−−−ＣＰＵ１４−・・ＣＰＵ間通間通側制御回路・＃Ｏコマンドレジスタ１８ａ・・拳デコーダ１８ｂ・・・コンパレータ２０ａ、２０ｂ＋　　２０ｃ、２０ｄ　＠１１　＠フリ
ップフロップ２２・・φオアゲート２４ａ、２４ｂ、２４ｃ、２４ｄ　＊　＊　ａフリップ
フロップ２６・・・ノアゲート２８・・Φセレクタ３０・・・デコーダ３４、　３８．　３８．　４４．　４６．　４８．　５
０．　５２．５４，５６，５８，６０，６２．８４，８
６゜６８．７０，７２．７４，７６・・・アンドゲート７８・・・デコーダ第２図第４図

Claims

【特許請求の範囲】同一のバス（１０）で結合された複数のＣＰＵ（１２）
にＣＰＵ間通信制御回路（１４）が各々設けられ、各ＣＰＵ間通信制御回路（１４）は、共有バス（１０）から与えられたＣＰＵ発行の通信要求
コマンドを記憶する手段（１６）と、記憶された通信要
求コマンドが自ＣＰＵ（１２）宛か否かを判断する手段
（１８）と、記憶された通信要求コマンドが自ＣＰＵ（１２）宛のと
きに該コマンドの発行元を記憶する手段（２０）と、記憶されたコマンド発行元の通信要求を自ＣＰＵ（１２
）に対して割り込みで通知する手段（２２）と、記憶された通信要求コマンドの発行元について通信ビジ
ーの状態を記憶する手段（２４）と、いずれかのコマン
ド発行元について通信ビジーの状態が記憶されたときに
コマンド発行元の記憶と通信ビジー状態の記憶を禁止制
御する手段（２６）と、指定されたＣＰＵ（１２）についての通信ビジー状態を
読み出して自ＣＰＵ（１２）へ送出する手段（２８）と
、共有バス（１０）から与えられたコマンドに従い通信要
求のコマンド発行元と通信ビジー状態の記憶内容を消去
し通信要求のコマンド発行元と通信ビジー状態の記憶禁
止を解除する手段（３０）と、を含む、ことを特徴とする共有バス制御方式の処理システム。