JPH0411403A - 信号伝送路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル信号の信号源出力を再生するときに
、必要最小限の時間だけ出力端子か信号処理最終段と接
続されるように構成した信号伝送路に関する。

〔従来の技術〕

音響機器のように信号音源出力を伝送する信号伝送路に
おいては、信号音源の出力信号自体を増幅すると同時に
それに含まれて来た雑音と、増幅再生系において発生し
た雑音とを全て増幅していた。信号音源出力かないとき
増幅再生系か発生する雑音レベルと、信号音源出力を受
けて増幅再生時の信号レベルとの比をＳＮ比というが、
このＳＮ比は音響機器の性能を示す値の−ってあり、機
器内外の配線及び機器内の増幅素子全てによって影響を
受けている。またディジタル機器ではＤ／Ａ変換器によ
り信号をアナログ変換し、増幅再生するが、変換時の雑
音は再生系のＳＮ比を左右するほどの大レベルとなって
いる。そのためＤ／Ａ変換器の後段にゲート回路を挿入
し、常時はそのゲート回路を閉じておき、信号伝送路と
しては不動作とする。そして増幅すべき信号が到来した
ときだけゲート回路を開くことか提案されている。

〔発明が解決しようとする課題〕

増幅すべき信号か到来しているときは、内部て発生した
雑音は増幅すべき信号に比して小レベルのためスピーカ
からの出力については問題とならない場合か多い。

一方、入力端子に増幅すべき信号が到来していないとき
は、雑音のみか常時増幅されるから問題となる。

また既に提案されているゲート回路制御手段では、ゲー
ト回路を開くタイミングの調整のときに、複雑であると
いう欠点があった。

本発明の目的は前述の欠点を改善し、増幅すべき信号が
入力されていない時は、信号伝送路を遮断しておき、Ｓ
Ｎ比を改善したことと同様の効果を挙げるようにした信
号伝送路を提供することにある。

〔課題を解決するための手段〕

第１図は本発明の原理構成を示す図である。第１図にお
いて、ｌはディジタル信号の信号源、２は信号源の次段
となるＤ／Ａ変換手段、３は信号出力端子、４はゲート
手段で、信号源１から端子３までが信号伝送路を形成し
ている。５は信号状態検出手段を示す。

ディジタル信号の信号源１の出力をアナログ信号に変換
するＤ／Ａ変換手段２と、信号ゲート手段４とを経由し
て信号出力端子３に出力する信号伝送路において、本発
明は下記の構成としている。

即ち、 前記ディジタル信号の信号源】の出力信号を受けて信号
の状態を検出し、前記ディジタル信号の信号源１の出力
信号が所定状態となった時より所定時間後に検出信号を
発生する信号状態検出手段５を具備し、該信号状態検出
手段５の出力により前記信号ゲート手段４のゲート動作
を制御させることである。

〔作用〕

第１図におけるディジタル信号の信号源】の出力はＤ／
Ａ変換手段２によりアナログ信号に変換され、ゲート手
段４に到達する。ゲート手段４は亨時は閉じられている
から、アナログ信号は直ぐに信号出力端子３に達するこ
とかない。ディジタル信号の信号源１の出力は信号状態
検出手段５に印加され、ディジタル信号の状態を検出す
る。即ちディジタル信号が検出手段に印加され始めたこ
と、印加され続けていること、印加か終了したことの、
各状態を検出する。そして印加され続けていることを検
出した信号をゲート手段４に送出し、それを開く。その
ため信号出力端子３には変換されたアナログ信号が到達
する。信号状態検出手段５は、例えばディジタル信号の
印加か終了して所定状態となった時から、所定時間後に
次の検出信号をゲート手段４に送出する。その信号まで
はゲート手段４か開いていて、その後はゲート手段４か
閉じられる。したがってアナログ信号は、ディジタル信
号か信号源ｌから出力され続けている時間とほぼ等しい
時間だけ出力端子３に到達する。

〔実施例〕

第２図は本発明の実施例として、信号状態検出手段５を
１点鎖線で囲んで具体的に、その他はブロックで示して
いる。第２図において、１１はシリアルデータ線、１２
はシフトクロック線、１３はラッチクロック線、５０は
シフトレジスタ、５１はラッチ回路、５２，５７．５８
はインバータ、５３は非零検出器、５４はｎ段カウンタ
、５５はＤ型フリップフロップ、５６．５９はアンド回
路を示す。ディジタル信号の信号源１からのディジタル
データはデータ線１１によりＤ／Ａ変換器２と、シフト
レジスタ５０とに送出される。シフトクロック・ラッチ
クロックはそれぞれタイミングクロックを、クロック線
１２．１３によりＤ／Ａ変換器などに送出する。シフト
レジスタ５０におイテ、入力したシリアルデータは並列
型に変換され、その動作はシフトクロック線１２のタロ
ツクにより制御される。所定の１デ一タ分が並列型とな
ったとき、それをラッチ５１において保持する。

保持するタイミングはラッチクロック線１３のクロック
をインバータ５２て反転した信号の立上り時において行
う。

次に１デ一タ分のラッチ５１の出力について、非零検出
器５３においてデータが零でない状態（ラッチ５１の出
力のいずれかが“Ｈ”の状態）となったデータの有無を
検出する。そのためラッチ５１の出力全てのオア論理演
算を行うオアゲートにより論理演算する。ｎ段カウンタ
５４はクリア端子ＣＬＲか“Ｈ”入力のときクリアされ
る。

そしてクリア端子ＣＬＲか“Ｌ”入力てあって、クロッ
ク端子ＣＬＫにクロック入力かあるとき、その立上り時
においてカウントアツプして行く。

ｎ段の“ｎ”は、ラッチクロックの周期時間×２＋ｎ−
１１かシリアルデータ内で全“０”となる最大時間（例
えば発生アナログ周波数の最低値２０Ｈｚの半波に対応
させると２５ｍ秒）より僅かに長くなるように設定する
。クロック端子ＣＬＫへの入力はアンド回路５６て一旦
論理演算される。アンド回路５６ではカウンタ５４の出
力信号Ｑｎが“Ｌ”のとき、インバータ５７て反転し、
ラッチクロック線１３のクロックとを論理演算してから
カウンタ５４をカウントアツプする。

次にＤ型フリップフロップはクリア端子Ｒへの入力が“
Ｈ”のとき、クリアされ、クロックＣＫの立上りてＤ端
子への入力データをラッチする。

カウンタ５４のＱｎが“Ｈ″のとき、そのＱｎと、ラッ
チクロック線１３のクロックをインバータ５８で反転し
た信号とを、アンド回路５９てアンド論理演算した信号
の立上りて、データ端子りに入力されているＱｎ（この
場合”Ｈ”の場合のみ）をラッチする。Ｄ型フリップフ
ロップのＱが“Ｌ”となってゲート回路４に印加される
。

第３図は第２図の動作波形図である。第３図において、
上半分はディジタル信号の信号源Ｉの出力と、ラッチ５
Ｉの出力タイミングと、非零検出器５３の出力タイミン
グを示している。ラッチ５１においては、シリアルデー
タ線１１のデータと比較し、１デ一タ分遅れていること
が判る。第３図の下半分は、上半分の波形図を巨視的に
示している。非零検出器５３の出力が“Ｌ”となったと
きから、カウンタ５４がラッチクロックによりカウント
アツプされる。そしてカウント値Ｑｎか“Ｈ”となった
とき、その“Ｈ”出力をＤ型フリップフロップ５５でラ
ッチするから、出力Ｑか“Ｌ”となる。その後、非零検
出器５３の出力が“Ｈ”となると、カウンタ５４はクリ
アされ、Ｄ型フリップフロップ５５はリセットかれ、そ
の後カウンタ５４はカウントアツプかない。またＤ型フ
リップフロップ５５は出力Ｑか“Ｈ”となる。

次に第４図は次の実施例の構成を示す図である。

第４図において信号状態検出回路５′は少なくともディ
ジタル信号の信号源ｌと共通基板上に形成している。つ
まり、信号状態検出回路５はディジタル信号の信号源１
と同じ集積回路（ＬＳ　Ｉ）の中に形成される場合を示
している。また信号状態検出回路５′はディジタル信号
生成器１４において生成された並列型データをシリアル
データに変換することなく、直接検出できるため、第２
図の実施例と比較しシフトレジスタ５０と、ラッチ５１
を使用してない。なおり／Ａ変換器２に対しては並列−
シリアル変換器１５により並列データをシリアルデータ
に変換の後、データ線１１を介して送出される。ディジ
タル信号生成器１４においては、パラレル形式のディジ
タルデータ以外にこれらデータをシリアル形式に変換す
るための各種クロック信号を出力している。第４図にお
いて、１５は並列−シリアル変換器を示ｑ、パラレル形
式のディジタルデータをシリアル形式に変換する。

負エツジ検出器１８からの信号をロード端子ＬＤに入力
するとき、変換器Ｉ５に印加されているデータを取込み
、クロック端子ＣＬＫの入力クロック５Ｃ１７に応じて
シフト出力される。ＳＣはインバータ１９て反転されて
シフトクロック線１２により出力される。負エツジ検出
器１８は並列−シリアル変換器１５のロード端子ＬＤへ
の信号を生成するため、ラッチ信号ＬＣＩ６の立下りを
検出して生成する。

第５図はディジタル信号が所定状態となった時から、ゲ
ート動作を制御するための検出信号を発生するまでの時
間を任意に設定できるブロック構成を示す図である。第
５図において、６０はマイコンなどの中央処理装置、６
１はデータバス、６２はデータ一致検出回路、６３はタ
イムデータラッチを示す。１．５３，５４．５８．５９
は第２図に示す所と同一である。第６図は第５図につい
ての動作波形図である。中央処理装置６０によりゲート
動作を開始する時間データをデータバス６１を介してタ
イムデータラッチ６３に送出する。

カウンタ５４はクリア端子ＣＬＲか“Ｈ″のときクリア
され、ＣＬＲか“Ｌ″のときラッチクロックの印加され
る端子ＣＬ　Ｋの立上り時においてカウントアツプして
行く。非零検出器５３の出力がカウンタ５４のクリア端
子ＣＬＲに印加されるため、第６図に示すように検出器
５３か検出信号“Ｌ″を送出し始めた時から、カウンタ
５４がカウントアツプを開始する。データ一致検出回路
６２はタイムデータラッチ６３のデータをカウンタ５４
のカウンタ値と比較していて、カウンタ５４との値か一
致したとき、出力“Ｈ”をＤ型フリップフロップ５５に
データとして送出する。Ｄ型フリップフロップ５５は非
零検出器５３の出力が“Ｈ”のときクリアされ、次のデ
ータ端子り、クロック端子ＣＫへの入力信号に対して動
作する。

クロック端子ＣＫへの立上りでデータＤを取り込むこと
であるから、データ一致検出回路６２の出力をＤ端子へ
、またラッチクロックをインバータ５８て反転したクロ
ックとアンド回路５９て論理演算したものをＣＫ端子へ
、印加するから、第６図に示すようにデータ一致検出回
路６２の出力をラッチする。したかってＱは“Ｌ″とな
る。ゲート回路４はこの信号によりゲート動作を開始で
きる。カウンタ５４のカウント開始時からデーター致検
出回路６２の検出時までを中央処理装置６０からデータ
により任意に設定できる。

第７図は他の実施例として、ディジタル信号源・Ｄ／Ａ
変換器の複数個を組として扱い、信号状態検出回路とゲ
ート回路とを各組に設け、その組を２組設けた場合を示
す。信号状態検出回路５０゜５１は第２図・第３図にお
ける信号状態検出回路５．５′　と比較し、複数のディ
ジタル信号源からの信号か全て“０”となったことを検
知する回路、例えばオアゲートを入力側に挿入している
ものとする。この構成によれば、複数の信号源のデータ
信号より少ない数の信号出力端子に導くことが出来る。

第８図は本発明の応用例として、電子楽器を構成した場
合のブロック図である。第８図において、キーボード部
２０は楽音発生を制御する鍵を複数含む鍵盤で構成され
、複数のｍ盤で構成されることもある。パネル部２１は
楽音の音色などを設定するためのスイッチ、状態を示す
表示装置、音色を選択するためのタブレットスイッチな
どを含むものである。ＲＯＭ２２はプログラムとデータ
部とから成り、中央処理装置６０の動作を司り、またデ
ータは各種処理に関連するものである。ＲＡＭ２３はキ
ーボード部２０、パネル部２１、ディジタル信号の信号
源ｌに関連する処理を行うためのデータを一時的に格納
する領域を持つものである。そのため中央処理装置６０
は、ＲＯＭ２２のプログラムに応じてキーボード部２０
に含まれる鍵スィッチを走査し、その状態をＲＡＭ２３
に割当てて格納したり、パネル部２１のスイッチの状態
を走査してその状態をＲＡＭ２３に格納する。

またＲＡＭ２３に格納した情報に基づいて、ＲＯＭ２２
のデータに応じてディジタル信号の信号源１に所望のデ
ィジタルデータ（楽音波形データ）を発生させるように
データを送出する。また信号状態検出回路５にゲート時
間（ゲート回路４への制御信号の時間）を制御するデ、
−夕も送出する。

〔発明の効果〕 このようにして本発明によると、所謂、無音時の雑音を
有効に遮断しているため、無音時の前後を通じて見たと
き、信号伝送路におけるゲート手段通過後の信号対雑音
比は、ゲート手段前の信号対雑音比と比較して、格別に
改良されている。そのため拡声機器や音響機器に適用し
て有効である。

また信号状態検出手段をディジタル回路化することが容
易であるから、その構成とすれば信号源と一体化して、
より小型な信号伝送路を得ることが出来る。更にゲート
手段の動作制御時間を任意に設定するときの制御が簡易
に出来る。

第４図・第５図は本発明の他の実施例の構成を示す図、 第６図は第５図の動作波形図、 第７図は本発明の他の実施例の構成を示す図、第８図は
本発明の応用例を示す図である。

ｌ−ディジタル信号の信号源 ２−Ｄ／Ａ変換手段 ３−イ言号出力端子 ４・・−ゲート手段 ５−イ言号状態検出手段 特許出願人　株式会社河合楽器製作所 代　理　人　　　弁理士　銘木　栄祐

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、 第２図は本発明の実施例の構成を示す図、第３図は第２
図の動作波形図、 手続補正書 （自発） 手続補正書 （自発） 平成 ２年 ６月 ６日 ２゜ 発明の名称 信号伝送路 ３、補正をする者 事件との関係 名称　（１４１）

Claims (1)

1. 【特許請求の範囲】 I 、ディジタル信号の信号源の出力をアナログ信号に
   変換するＤ／Ａ変換手段と、信号ゲート手段とを経由し
   て信号出力端子に出力する信号伝送路において、 前記ディジタル信号の信号源の出力信号を受けて信号の
   状態を検出し、前記ディジタル信号の信号源の出力信号
   が所定状態となった時より所定時間後に検出信号を発生
   する信号状態検出手段を具備し、 該信号状態検出手段の出力により前記信号ゲート手段の
   ゲート動作を制御させること を特徴とする信号伝送路。 II、請求項第１項記載の信号伝送路において、信号状態
   検出手段はパラレル信号を処理できる構成とし、少なく
   とも前記ディジタル信号の信号源とを共通基板上に形成
   したことを特徴とする信号伝送路。 III、複数のディジタル信号の信号源の出力を各々アナ
   ログ信号に変換するＤ／Ａ変換手段と、該複数のディジ
   タル信号の信号源より少ない数の信号ゲート手段とを介
   して信号出力端子に出力する信号伝送路を構成し、前記
   ディジタル信号の信号源の出力信号を受けて信号の状態
   を検出し、前記ディジタル信号の信号源の出力信号が所
   定状態となった時より所定時間後に検出信号を発生する
   信号状態検出手段を具備し、該信号状態検出手段の出力
   により対応する信号ゲート手段のゲート動作を制御させ
   ることを特徴とする信号伝送路。