JPH0412508B2 - - Google Patents
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- Publication number
- JPH0412508B2 JPH0412508B2 JP59047491A JP4749184A JPH0412508B2 JP H0412508 B2 JPH0412508 B2 JP H0412508B2 JP 59047491 A JP59047491 A JP 59047491A JP 4749184 A JP4749184 A JP 4749184A JP H0412508 B2 JPH0412508 B2 JP H0412508B2
- Authority
- JP
- Japan
- Prior art keywords
- image
- circuit
- image memory
- data
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Multi Processors (AREA)
- Image Processing (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Image Analysis (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は画像処理装置に係り、例えば半導体装
置を製造する際、自動的にボンデイング位置を認
識してワイヤーボンデイングする自動ボンデイン
グ装置に付設する画像処理装置に関する。
置を製造する際、自動的にボンデイング位置を認
識してワイヤーボンデイングする自動ボンデイン
グ装置に付設する画像処理装置に関する。
(b) 技術の背景
半導体装置の発展に伴つて、その製造方法も高
度化されており、マイクロコンピユータ等を用い
た自動制御方式を各工程に採り入れて、製造が行
なわれている。上記したワイヤーボンデイング工
程やチツプボンデイング工程にも自動ボンデイン
グ方式が用いられ、そのための半導体チツプ表面
を自動的に認識する画像処理装置が汎用化されて
きた。
度化されており、マイクロコンピユータ等を用い
た自動制御方式を各工程に採り入れて、製造が行
なわれている。上記したワイヤーボンデイング工
程やチツプボンデイング工程にも自動ボンデイン
グ方式が用いられ、そのための半導体チツプ表面
を自動的に認識する画像処理装置が汎用化されて
きた。
本発明はこのような画像処理装置に関するもの
であるが、必ずしもこれに限定されたものではな
い。汎くマイクロコンピユータ等によつて画像認
識処理を行なう装置全般に係わる提案である。
であるが、必ずしもこれに限定されたものではな
い。汎くマイクロコンピユータ等によつて画像認
識処理を行なう装置全般に係わる提案である。
(c) 従来技術と問題点
第１図はこのような従来の画像処理装置の構成
図を示しており、カメラ１によつて取り込まれた
画像（例えばチツプ面の像）はカメラ制御系２を
通じて画像入出力回路３に入力され、この画像入
出力回路専用の画像メモリ回路４（以下、画像メ
モリと略す）に格納される。且つ、格納された二
値化メモリデータは、CPU（中央制御装置）５で
制御されたCPUバス６を経由して適時にCPU５
で処理され、その処理データはインターフエース
回路７より出力される。次に、その処理データは
第２図に示すCPU間データ転送の体系図に示す
ように、他のCPU８で制御された外部処理装置
のインターフエイス回路９に入力され、CPUバ
ス１０を通して処理データがメモリ１１に格納さ
れる。この他のCPU８で制御された外部処理装
置とは、例えば自動ワイヤーボンデイング装置の
機構部を制御する制御系の情報処理装置で、その
処理データに基づいて機構部が可動されるもので
ある。
図を示しており、カメラ１によつて取り込まれた
画像（例えばチツプ面の像）はカメラ制御系２を
通じて画像入出力回路３に入力され、この画像入
出力回路専用の画像メモリ回路４（以下、画像メ
モリと略す）に格納される。且つ、格納された二
値化メモリデータは、CPU（中央制御装置）５で
制御されたCPUバス６を経由して適時にCPU５
で処理され、その処理データはインターフエース
回路７より出力される。次に、その処理データは
第２図に示すCPU間データ転送の体系図に示す
ように、他のCPU８で制御された外部処理装置
のインターフエイス回路９に入力され、CPUバ
ス１０を通して処理データがメモリ１１に格納さ
れる。この他のCPU８で制御された外部処理装
置とは、例えば自動ワイヤーボンデイング装置の
機構部を制御する制御系の情報処理装置で、その
処理データに基づいて機構部が可動されるもので
ある。
ところで、上記第１図に示している画像処理装
置はカメラ１によつて取り込まれた画像を一旦、
画像メモリ４に格納し、その格納されたメモリデ
ータをCPUバス６を経由して適宜にソフト的な
プログラミング処理によつてCPU５で処理され
て、再度処理データが画像メモリ４に格納され、
再びこの処理データがCPUバス６を経由してイ
ンターフエース回路７より出力されている。
置はカメラ１によつて取り込まれた画像を一旦、
画像メモリ４に格納し、その格納されたメモリデ
ータをCPUバス６を経由して適宜にソフト的な
プログラミング処理によつてCPU５で処理され
て、再度処理データが画像メモリ４に格納され、
再びこの処理データがCPUバス６を経由してイ
ンターフエース回路７より出力されている。
しかしながら、このようなソフト的な処理のみ
による方式は処理自体が複雑になり、データ処理
やデータ転送に多くの時間を要する欠点がある。
による方式は処理自体が複雑になり、データ処理
やデータ転送に多くの時間を要する欠点がある。
(d) 発明の目的
本発明は、このような欠点を取り除き、処理ス
ピードを速くする画像処理装置を提案するもので
ある。
ピードを速くする画像処理装置を提案するもので
ある。
(e) 発明の構成
その目的は、画像情報を入出力する画像入出力
回路と、画像データを記憶する画像メモリ回路
と、制御CPUと、該制御CPUの指令により、該
CPUとは独立して該画像入出力回路、あるいは
該画像メモリ回路のデータを処理するデータ処理
回路と、該制御CPU、該画像入出力回路、該画
像メモリおよび該データ処理回路を並列に接続
し、該制御CPU、該画像入出力回路、該画像メ
モリあるいは該データ処理回路のデータの転送を
行うCPUバスラインと、該CPUバスラインとは
別に、該画像入出力回路、該画像メモリ回路およ
び該データ処理回路の各回路素子間を並列に接続
し、該データ処理回路が、画像メモリを直接にア
クセスして画像メモリのデータの入出力を可能と
すると共に、データ処理回路の処理結果を直接に
該画像メモリに転送することを可能とする外部バ
スラインと、該画像メモリと該CPUバスライン
との間に接続されるCPUバスバツフアと、該画
像メモリと該外部バスラインとの間に接続される
外部バスバツフアと、該CPUバスバツフアおよ
び該外部バスバツフアを制御し、該CPUバスバ
ツフアを介して該画像メモリと該CPUバスライ
ンとの間のデータの入出力を可能にするか、ある
いは、該外部バスバツフアを介して該画像メモリ
と該外部バスラインとの間のデータの入出力を可
能にするかを選択するバスコントローラとを有す
るようにした画像処理装置によつて達成される。
回路と、画像データを記憶する画像メモリ回路
と、制御CPUと、該制御CPUの指令により、該
CPUとは独立して該画像入出力回路、あるいは
該画像メモリ回路のデータを処理するデータ処理
回路と、該制御CPU、該画像入出力回路、該画
像メモリおよび該データ処理回路を並列に接続
し、該制御CPU、該画像入出力回路、該画像メ
モリあるいは該データ処理回路のデータの転送を
行うCPUバスラインと、該CPUバスラインとは
別に、該画像入出力回路、該画像メモリ回路およ
び該データ処理回路の各回路素子間を並列に接続
し、該データ処理回路が、画像メモリを直接にア
クセスして画像メモリのデータの入出力を可能と
すると共に、データ処理回路の処理結果を直接に
該画像メモリに転送することを可能とする外部バ
スラインと、該画像メモリと該CPUバスライン
との間に接続されるCPUバスバツフアと、該画
像メモリと該外部バスラインとの間に接続される
外部バスバツフアと、該CPUバスバツフアおよ
び該外部バスバツフアを制御し、該CPUバスバ
ツフアを介して該画像メモリと該CPUバスライ
ンとの間のデータの入出力を可能にするか、ある
いは、該外部バスバツフアを介して該画像メモリ
と該外部バスラインとの間のデータの入出力を可
能にするかを選択するバスコントローラとを有す
るようにした画像処理装置によつて達成される。
(f) 発明の実施例
以下、本発明を詳細に説明するが、言い換えれ
ば本発明は従来の制御CPUによるソフト的な処
理に加え、演算処理をハード化して別個にデータ
処理回路を設けて、画像入出力回路より独立させ
た画像メモリに直接アクセスできるようにした方
式で、そのためCPUバス５とは別の外部バスを
備えた体系に構成するものである。
ば本発明は従来の制御CPUによるソフト的な処
理に加え、演算処理をハード化して別個にデータ
処理回路を設けて、画像入出力回路より独立させ
た画像メモリに直接アクセスできるようにした方
式で、そのためCPUバス５とは別の外部バスを
備えた体系に構成するものである。
第３図はこのような本発明にかかる画像処理装
置の構成図を示しており、２０がデータ処理回
路、２１がメモリアクセスバス（以下、外部バス
と称する）で、他の記号は第１図と同一部分に同
一符号が付してある。このような構成にすると、
画像入出力回路３から得られる画像データを、ま
ず外部バスを経由して画像メモリ４に取り込み、
この取り込んだ画像データをデータ処理回路２０
で外部バス２１を経由して読み取り、そのデータ
を再び外部バス２１を経由して画像メモリ４に送
り返すことができる。そのため、CPU５では他
の処理が行なえて処理スピードが速くすることが
できる。
置の構成図を示しており、２０がデータ処理回
路、２１がメモリアクセスバス（以下、外部バス
と称する）で、他の記号は第１図と同一部分に同
一符号が付してある。このような構成にすると、
画像入出力回路３から得られる画像データを、ま
ず外部バスを経由して画像メモリ４に取り込み、
この取り込んだ画像データをデータ処理回路２０
で外部バス２１を経由して読み取り、そのデータ
を再び外部バス２１を経由して画像メモリ４に送
り返すことができる。そのため、CPU５では他
の処理が行なえて処理スピードが速くすることが
できる。
第４図は更に詳しいデータ処理回路２０と画像
メモリ４との構成図を示しており、４１はメモ
リ、４２はバスコントローラ、４３は外部バスバ
ツフア、４４はCPUバスバツフアである。この
ように、データ処理回路２０からリード信号又は
ライト信号が送られ、アドレスが指定されて、デ
ータがデータ処理回路２０と画像メモリ４との間
で直接交換されるが、一方ではバスコントローラ
４２の切換え（制御）によつて従来のCPUバス
を経由しても同様の処理が行なえることを示して
いる。
メモリ４との構成図を示しており、４１はメモ
リ、４２はバスコントローラ、４３は外部バスバ
ツフア、４４はCPUバスバツフアである。この
ように、データ処理回路２０からリード信号又は
ライト信号が送られ、アドレスが指定されて、デ
ータがデータ処理回路２０と画像メモリ４との間
で直接交換されるが、一方ではバスコントローラ
４２の切換え（制御）によつて従来のCPUバス
を経由しても同様の処理が行なえることを示して
いる。
かようにすれば、第３図における同一外部バス
２１を有する処理回路の複数個を接続することが
できて、処理能力を増やすことも可能である。
２１を有する処理回路の複数個を接続することが
できて、処理能力を増やすことも可能である。
更に、第５図に示すように外部処理装置に転送
する場合、画像メモリ４に外部処理装置のCPU
バス１０をアクセスすることによつて、外部処理
装置に画像メモリ４を共有させることができる利
点がある。
する場合、画像メモリ４に外部処理装置のCPU
バス１０をアクセスすることによつて、外部処理
装置に画像メモリ４を共有させることができる利
点がある。
(g) 発明の効果
以上の説明から判るように、本発明によれば画
像処理装置におけるソフト処理にハード的な処理
を併設させるため、処理スピードが高速化する効
果の大きいものである。
像処理装置におけるソフト処理にハード的な処理
を併設させるため、処理スピードが高速化する効
果の大きいものである。
第１図は従来の画像処理装置の構成図、第２図
そのデータ転送の体系図、第３図は本発明にかか
る画像処理装置の構成図、第４図は第３図のうち
の詳細なデータ処理回路と画像メモリとの構成
図、第５図は本発明に係わるデータ転送の体系図
である。 図中、１はカメラ、２はカメラ制御系、３は画
像入出力回路、４は画像メモリ（装置）、５，８
はCPU、６，１０はCPUバス、７，９はインタ
ーフエース回路、１１はメモリ、２０はデータ処
理回路、２１は外部バスを示している。
そのデータ転送の体系図、第３図は本発明にかか
る画像処理装置の構成図、第４図は第３図のうち
の詳細なデータ処理回路と画像メモリとの構成
図、第５図は本発明に係わるデータ転送の体系図
である。 図中、１はカメラ、２はカメラ制御系、３は画
像入出力回路、４は画像メモリ（装置）、５，８
はCPU、６，１０はCPUバス、７，９はインタ
ーフエース回路、１１はメモリ、２０はデータ処
理回路、２１は外部バスを示している。
Claims (1)
- 【特許請求の範囲】 １ 画像情報を入出力する画像入出力回路と、 画像データを記憶する画像メモリ回路と、 制御CPUと、 該制御CPUの指令により、該CPUとは独立し
て該画像入出力回路、あるいは該画像メモリ回路
のデータを処理するデータ処理回路と、 該制御CPU、該画像入出力回路、該画像メモ
リおよび該データ処理回路を並列に接続し、該制
御CPU、該画像入出力回路、該画像メモリある
いは該データ処理回路のデータの転送を行う
CPUバスラインと、 該CPUバスラインとは別に、該画像入出力回
路、該画像メモリ回路および該データ処理回路の
各回路素子間を並列に接続し、該データ処理回路
が、画像メモリを直接にアクセスして画像メモリ
のデータの入出力を可能とすると共に、データ処
理回路の処理結果を直接に該画像メモリに転送す
ることを可能とする外部バスラインと、 該画像メモリと該CPUバスラインとの間に接
続されるCPUバスバツフアと、 該画像メモリと該外部バスラインとの間に接続
される外部バスバツフアと、 該CPUバスバツフアおよび該外部バスバツフ
アを制御し、該CPUバスバツフアを介して該画
像メモリと該CPUバスラインとの間のデータの
入出力を可能にするか、あるいは、該外部バスバ
ツフアを介して該画像メモリと該外部バスライン
との間のデータの入出力を可能にするかを選択す
るバスコントローラとを有することを特徴とする
画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047491A JPS60191374A (ja) | 1984-03-12 | 1984-03-12 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047491A JPS60191374A (ja) | 1984-03-12 | 1984-03-12 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60191374A JPS60191374A (ja) | 1985-09-28 |
| JPH0412508B2 true JPH0412508B2 (ja) | 1992-03-04 |
Family
ID=12776584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59047491A Granted JPS60191374A (ja) | 1984-03-12 | 1984-03-12 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60191374A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6889274B2 (en) | 1998-12-03 | 2005-05-03 | Renesas Technology Corporation. | Signal processing circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60159973A (ja) * | 1984-01-31 | 1985-08-21 | Toshiba Corp | 画像処理装置 |
-
1984
- 1984-03-12 JP JP59047491A patent/JPS60191374A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60191374A (ja) | 1985-09-28 |
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