JPH064489A - 複数ｃｐｕ間の通信システム - Google Patents
複数ｃｐｕ間の通信システムInfo
- Publication number
- JPH064489A JPH064489A JP15976792A JP15976792A JPH064489A JP H064489 A JPH064489 A JP H064489A JP 15976792 A JP15976792 A JP 15976792A JP 15976792 A JP15976792 A JP 15976792A JP H064489 A JPH064489 A JP H064489A
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Abstract
(57)【要約】
【目的】 複数ＣＰＵ間の通信待ち時間を短縮する。
【構成】 アドレス管理用ＣＰＵ２０はＡ／Ｄ変換器１
２、Ｄ／Ａ変換器１６及び画像メモリ１４のアドレスを
管理する。記録再生制御回路２４は回転ドラムやテープ
走行系を制御し、通信用ＣＰＵ２０は記録再生制御回路
２４とアドレス管理用ＣＰＵ２０との通信を仲立ちす
る。ＣＰＵ２６のＩ／Ｏポートは制御線３０を介してＣ
ＰＵ２０のＩＲＱポートに接続し、ＣＰＵ２０のＩ／Ｏ
ポートは制御線３２を介してＣＰＵ２６のＩＲＱポート
に接続する。ＣＰＵ２０，２６は、通信が必要なとき、
受信側のＣＰＵ２６，２０に割り込みをかける。通信し
たい情報はデュアル・ポート・メモリである命令メモリ
２０を介して転送する。
２、Ｄ／Ａ変換器１６及び画像メモリ１４のアドレスを
管理する。記録再生制御回路２４は回転ドラムやテープ
走行系を制御し、通信用ＣＰＵ２０は記録再生制御回路
２４とアドレス管理用ＣＰＵ２０との通信を仲立ちす
る。ＣＰＵ２６のＩ／Ｏポートは制御線３０を介してＣ
ＰＵ２０のＩＲＱポートに接続し、ＣＰＵ２０のＩ／Ｏ
ポートは制御線３２を介してＣＰＵ２６のＩＲＱポート
に接続する。ＣＰＵ２０，２６は、通信が必要なとき、
受信側のＣＰＵ２６，２０に割り込みをかける。通信し
たい情報はデュアル・ポート・メモリである命令メモリ
２０を介して転送する。
Description
【０００１】
【産業上の利用分野】本発明は、複数ＣＰＵ間で通信す
る通信システムに関する。
る通信システムに関する。
【０００２】
【従来の技術】近年、マイクロコンピュータは、その動
作プログラムにより複雑な機能又は制御を簡単に実現で
きるので、各種の電気電子機器に利用されるようにな
り、更に、個々の回路モジュールを個別のマイクロコン
ピュータ（又はＣＰＵ）で制御し、ＣＰＵ間を共通のデ
ータ／アドレス・バス又は専用の通信線で接続する回路
構成が使用されるようになった。通信が非継続的又は非
定常的な場合、通常、割り込み処理によりＣＰＵ間で必
要な情報を通信する。
作プログラムにより複雑な機能又は制御を簡単に実現で
きるので、各種の電気電子機器に利用されるようにな
り、更に、個々の回路モジュールを個別のマイクロコン
ピュータ（又はＣＰＵ）で制御し、ＣＰＵ間を共通のデ
ータ／アドレス・バス又は専用の通信線で接続する回路
構成が使用されるようになった。通信が非継続的又は非
定常的な場合、通常、割り込み処理によりＣＰＵ間で必
要な情報を通信する。
【０００３】
【発明が解決しようとする課題】しかし、例えば送信側
又は受信側ＣＰＵが複雑な処理を実行中で、割り込みに
よっても送信側ＣＰＵから受信側ＣＰＵに即座に制御情
報などを通信できない場合、送信側及び受信側ＣＰＵ共
に、通信が可能になるまで待機しなければならない。こ
れは無駄な待ち時間になり、実行速度の実質的な低下に
つながる。
又は受信側ＣＰＵが複雑な処理を実行中で、割り込みに
よっても送信側ＣＰＵから受信側ＣＰＵに即座に制御情
報などを通信できない場合、送信側及び受信側ＣＰＵ共
に、通信が可能になるまで待機しなければならない。こ
れは無駄な待ち時間になり、実行速度の実質的な低下に
つながる。
【０００４】本発明は、このような不都合を解消した複
数ＣＰＵ間の通信システムを提示することを目的とす
る。
数ＣＰＵ間の通信システムを提示することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明に係る複数ＣＰＵ
間の通信システムは、複数のＣＰＵに対して互いの入出
力用ポートと割り込み要求入力用ポートを接続すると共
に、ＣＰＵ間に通信情報を一時記憶するメモリ手段を配
置し、送信側ＣＰＵから受信側ＣＰＵに割り込みをか
け、当該メモリ手段を介して通信情報を送信側ＣＰＵか
ら受信側ＣＰＵに転送することを特徴とする。
間の通信システムは、複数のＣＰＵに対して互いの入出
力用ポートと割り込み要求入力用ポートを接続すると共
に、ＣＰＵ間に通信情報を一時記憶するメモリ手段を配
置し、送信側ＣＰＵから受信側ＣＰＵに割り込みをか
け、当該メモリ手段を介して通信情報を送信側ＣＰＵか
ら受信側ＣＰＵに転送することを特徴とする。
【０００６】
【作用】上記手段により、送信側から受信側に直接割り
込みをかけるので、必要時に即座に通信を開始できる。
また、通信したい情報を専用のメモリ手段を介して転送
するので、情報の受渡しも迅速に行なえる。これらによ
り、通信のための待ち時間を短縮でき、各ＣＰＵの利用
効率を高めることができる。
込みをかけるので、必要時に即座に通信を開始できる。
また、通信したい情報を専用のメモリ手段を介して転送
するので、情報の受渡しも迅速に行なえる。これらによ
り、通信のための待ち時間を短縮でき、各ＣＰＵの利用
効率を高めることができる。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【０００８】図１は、動画像の記録再生装置、所謂ビデ
オ・テープ・レコーダに適用した本発明の一実施例の概
略構成ブロック図である。
オ・テープ・レコーダに適用した本発明の一実施例の概
略構成ブロック図である。
【０００９】図１において、１０は、記録しようとする
映像信号の入力端子、１２は入力端子１０からのアナロ
グ映像信号をディジタル化するＡ／Ｄ変換器、１４は記
録しようとする又は再生した映像信号を一時記憶する画
像メモリ、１６は再生したディジタル映像信号をアナロ
グ信号に変換するＤ／Ａ変換器、１８はＤ／Ａ変換器１
６の出力（再生映像信号）を外部に出力する出力端子で
ある。２０は画像メモリ１４のアドレスを管理すると共
に、Ａ／Ｄ変換器１２及びＤ／Ａ変換器１６を制御する
アドレス管理用ＣＰＵである。Ａ／Ｄ変換器１２、Ｄ／
Ａ変換器１６、画像メモリ１４及びアドレス管理用ＣＰ
Ｕ２０はデータ／アドレス・バス２２を介して相互に接
続している。
映像信号の入力端子、１２は入力端子１０からのアナロ
グ映像信号をディジタル化するＡ／Ｄ変換器、１４は記
録しようとする又は再生した映像信号を一時記憶する画
像メモリ、１６は再生したディジタル映像信号をアナロ
グ信号に変換するＤ／Ａ変換器、１８はＤ／Ａ変換器１
６の出力（再生映像信号）を外部に出力する出力端子で
ある。２０は画像メモリ１４のアドレスを管理すると共
に、Ａ／Ｄ変換器１２及びＤ／Ａ変換器１６を制御する
アドレス管理用ＣＰＵである。Ａ／Ｄ変換器１２、Ｄ／
Ａ変換器１６、画像メモリ１４及びアドレス管理用ＣＰ
Ｕ２０はデータ／アドレス・バス２２を介して相互に接
続している。
【００１０】２４は、回転ドラムやテープ走行系などを
制御する記録再生制御回路、２６は記録再生制御回路２
４とアドレス管理用ＣＰＵ２０との通信を仲立ちする通
信用ＣＰＵである。２８は、アドレス管理用ＣＰＵ２０
と通信用ＣＰＵ２６との間で通信する制御情報（命令や
フレーム番号）を記憶する命令メモリであり、アドレス
管理用ＣＰＵ２０及び通信用ＣＰＵ２６の何れからも読
み書きできるデュアル・ポート・メモリからなる。
制御する記録再生制御回路、２６は記録再生制御回路２
４とアドレス管理用ＣＰＵ２０との通信を仲立ちする通
信用ＣＰＵである。２８は、アドレス管理用ＣＰＵ２０
と通信用ＣＰＵ２６との間で通信する制御情報（命令や
フレーム番号）を記憶する命令メモリであり、アドレス
管理用ＣＰＵ２０及び通信用ＣＰＵ２６の何れからも読
み書きできるデュアル・ポート・メモリからなる。
【００１１】また、通信用ＣＰＵ２６の入出力（Ｉ／
Ｏ）ポートは、制御線３０を介してアドレス管理用ＣＰ
Ｕ２０の割り込み要求（ＩＲＱ）ポートに接続し、アド
レス管理用ＣＰＵ２０のＩ／Ｏポートは、制御線３２を
介して通信用ＣＰＵ２６のＩＲＱポートに接続する。
Ｏ）ポートは、制御線３０を介してアドレス管理用ＣＰ
Ｕ２０の割り込み要求（ＩＲＱ）ポートに接続し、アド
レス管理用ＣＰＵ２０のＩ／Ｏポートは、制御線３２を
介して通信用ＣＰＵ２６のＩＲＱポートに接続する。
【００１２】本実施例の動作を説明する。記録再生制御
回路２４は、動画像の記録再生、及びスロー再生や静止
画再生などの特殊再生に従って回転ドラムやテープ走行
系を制御しており、これに付随した制御信号を通信用Ｃ
ＰＵ２６に出力する。通信用ＣＰＵ２６は記録再生回路
２４に対し、ＡＣＫ信号やタリー信号を送信する。
回路２４は、動画像の記録再生、及びスロー再生や静止
画再生などの特殊再生に従って回転ドラムやテープ走行
系を制御しており、これに付随した制御信号を通信用Ｃ
ＰＵ２６に出力する。通信用ＣＰＵ２６は記録再生回路
２４に対し、ＡＣＫ信号やタリー信号を送信する。
【００１３】アドレス管理用ＣＰＵ２０は画像メモリ１
４のアドレスを管理すると共に、Ａ／Ｄ変換器１２及び
Ｄ／Ａ変換器１６を制御しており、入力端子１０から入
力する映像信号の画像メモリ１４への格納、図示しない
記録媒体から再生され画像メモリ１４に格納された映像
信号を読み出して出力端子１８から外部出力する動作を
管理制御している。
４のアドレスを管理すると共に、Ａ／Ｄ変換器１２及び
Ｄ／Ａ変換器１６を制御しており、入力端子１０から入
力する映像信号の画像メモリ１４への格納、図示しない
記録媒体から再生され画像メモリ１４に格納された映像
信号を読み出して出力端子１８から外部出力する動作を
管理制御している。
【００１４】通信用ＣＰＵ２６とアドレス管理用ＣＰＵ
２０は、互いに独立して動作しており、相互に通信する
場合を除いて通常の実行状態では全く干渉しない。図２
は、通信用ＣＰＵ２６とアドレス管理用ＣＰＵ２０の動
作フローチャートを示す。通信管理用ＣＰＵ２６は専ら
記録再生制御回路２４との通信状態にあり（Ｓ１）、ア
ドレス管理用ＣＰＵ２０は画像メモリ１４のアドレス管
理状態にある（Ｓ１１）。通信用ＣＰＵ２６とアドレス
管理用ＣＰＵ２０が互いに通信するのは、通信用ＣＰＵ
２６については記録再生制御回路２４から記録再生に関
する命令が入力した時であり（Ｓ２）、他方、アドレス
管理用ＣＰＵ２０については、タリー信号、又は画像メ
モリ１４や周辺機器からの異常信号が入力した時である
（Ｓ１２）。
２０は、互いに独立して動作しており、相互に通信する
場合を除いて通常の実行状態では全く干渉しない。図２
は、通信用ＣＰＵ２６とアドレス管理用ＣＰＵ２０の動
作フローチャートを示す。通信管理用ＣＰＵ２６は専ら
記録再生制御回路２４との通信状態にあり（Ｓ１）、ア
ドレス管理用ＣＰＵ２０は画像メモリ１４のアドレス管
理状態にある（Ｓ１１）。通信用ＣＰＵ２６とアドレス
管理用ＣＰＵ２０が互いに通信するのは、通信用ＣＰＵ
２６については記録再生制御回路２４から記録再生に関
する命令が入力した時であり（Ｓ２）、他方、アドレス
管理用ＣＰＵ２０については、タリー信号、又は画像メ
モリ１４や周辺機器からの異常信号が入力した時である
（Ｓ１２）。
【００１５】例えば、記録再生制御回路２４から通信用
ＣＰＵ２６に記録再生に関する命令が転送されると、通
信用ＣＰＵ２６は、動画像のフレーム番号と命令内容を
命令メモリ２８に書き込み（Ｓ３）、制御線３０を介し
てアドレス管理用ＣＰＵ２０に割り込み命令を送信する
（Ｓ４）。アドレス管理用ＣＰＵ２０はこれに応じて、
現在実行中の動作を強制的に中断して、割り込みルーチ
ンを開始する（Ｓ１５）。
ＣＰＵ２６に記録再生に関する命令が転送されると、通
信用ＣＰＵ２６は、動画像のフレーム番号と命令内容を
命令メモリ２８に書き込み（Ｓ３）、制御線３０を介し
てアドレス管理用ＣＰＵ２０に割り込み命令を送信する
（Ｓ４）。アドレス管理用ＣＰＵ２０はこれに応じて、
現在実行中の動作を強制的に中断して、割り込みルーチ
ンを開始する（Ｓ１５）。
【００１６】アドレス管理用ＣＰＵ２０の割り込みルー
チンでは、命令メモリ２８からフレーム番号と命令内容
を読み出し（Ｓ１６）、読み出したフレーム番号から画
像メモリ１４のアドレスを計算し、命令内容に応じて画
像メモリ、Ａ／Ｄ変換器１２及びＤ／Ａ変換器１６を動
作させる（Ｓ１７）。割り込みルーチンの処理を終了す
ると、メイン・ルーチンに復帰し（Ｓ１８）、割り込み
前の動作を続行する。
チンでは、命令メモリ２８からフレーム番号と命令内容
を読み出し（Ｓ１６）、読み出したフレーム番号から画
像メモリ１４のアドレスを計算し、命令内容に応じて画
像メモリ、Ａ／Ｄ変換器１２及びＤ／Ａ変換器１６を動
作させる（Ｓ１７）。割り込みルーチンの処理を終了す
ると、メイン・ルーチンに復帰し（Ｓ１８）、割り込み
前の動作を続行する。
【００１７】また、アドレス管理用ＣＰＵ２０がタリー
信号や画像メモリ１４及び他の周辺機器から異常信号を
受け取ると（Ｓ１２）、その内容とフレーム番号を命令
メモリ２８に書き込み（Ｓ１３）、制御線３２を介して
通信用ＣＰＵ２６に割り込みを命令する（Ｓ１４）。通
信用ＣＰＵ２６はこれに応じて、現在実行中の動作を中
断して、割り込みルーチンを開始する（Ｓ５）。
信号や画像メモリ１４及び他の周辺機器から異常信号を
受け取ると（Ｓ１２）、その内容とフレーム番号を命令
メモリ２８に書き込み（Ｓ１３）、制御線３２を介して
通信用ＣＰＵ２６に割り込みを命令する（Ｓ１４）。通
信用ＣＰＵ２６はこれに応じて、現在実行中の動作を中
断して、割り込みルーチンを開始する（Ｓ５）。
【００１８】通信用ＣＰＵ２６の割り込みルーチンで
は、命令メモリ２８からフレーム番号と通信情報を読み
出し（Ｓ６）、記録再生制御回路２４に通信情報を転送
する（Ｓ７）。この後、メイン・ルーチンに復帰し（Ｓ
８）、割り込み前の動作を続行する。
は、命令メモリ２８からフレーム番号と通信情報を読み
出し（Ｓ６）、記録再生制御回路２４に通信情報を転送
する（Ｓ７）。この後、メイン・ルーチンに復帰し（Ｓ
８）、割り込み前の動作を続行する。
【００１９】このように、ＣＰＵ２０，２６のＩ／Ｏポ
ート及びＩＲＱポートを互いに接続することにより、個
々のＣＰＵの動作を妨げることなく、割り込みにより必
要な時に強制的に種々の動作をさせることができる。こ
れにより、各ＣＰＵ２０，２６のメイン・ルーチンを簡
素化でき、相互の動作状態を常時又は必要時に確認する
必要がなくなるだけでなく、命令実行のタイムラグも短
縮できる。この結果、実行時間を大幅に短縮できる。
ート及びＩＲＱポートを互いに接続することにより、個
々のＣＰＵの動作を妨げることなく、割り込みにより必
要な時に強制的に種々の動作をさせることができる。こ
れにより、各ＣＰＵ２０，２６のメイン・ルーチンを簡
素化でき、相互の動作状態を常時又は必要時に確認する
必要がなくなるだけでなく、命令実行のタイムラグも短
縮できる。この結果、実行時間を大幅に短縮できる。
【００２０】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、複数のＣＰＵ間の通信時間を短縮
でき、各ＣＰＵを効率良く動作させることができる。
に、本発明によれば、複数のＣＰＵ間の通信時間を短縮
でき、各ＣＰＵを効率良く動作させることができる。
【図１】 本発明の一実施例の概略構成ブロック図であ
る。
る。
【図２】 本実施例の動作フローチャートである。
１０：入力端子 １２：Ａ／Ｄ変換器 １４：画像メモ
リ １６：Ｄ／Ａ変換器 １８：出力端子 ２０：アドレス管理用ＣＰＵ ２２：
データ／アドレス・バス ２４：記録再生制御回路 ２
６：通信用ＣＰＵ ２８：命令メモリ ３０，３２：制
御線
リ １６：Ｄ／Ａ変換器 １８：出力端子 ２０：アドレス管理用ＣＰＵ ２２：
データ／アドレス・バス ２４：記録再生制御回路 ２
６：通信用ＣＰＵ ２８：命令メモリ ３０，３２：制
御線
Claims (1)
- 【請求項１】 複数のＣＰＵに対して互いの入出力用ポ
ートと割り込み要求入力用ポートを接続すると共に、Ｃ
ＰＵ間に通信情報を一時記憶するメモリ手段を配置し、
送信側ＣＰＵから受信側ＣＰＵに割り込みをかけ、当該
メモリ手段を介して通信情報を送信側ＣＰＵから受信側
ＣＰＵに転送することを特徴とする複数ＣＰＵ間の通信
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15976792A JPH064489A (ja) | 1992-06-18 | 1992-06-18 | 複数ｃｐｕ間の通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15976792A JPH064489A (ja) | 1992-06-18 | 1992-06-18 | 複数ｃｐｕ間の通信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064489A true JPH064489A (ja) | 1994-01-14 |
Family
ID=15700827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15976792A Withdrawn JPH064489A (ja) | 1992-06-18 | 1992-06-18 | 複数ｃｐｕ間の通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064489A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469430B1 (ko) * | 2002-07-22 | 2005-02-02 | 엘지전자 주식회사 | 화상통신용 단말기의 영상/음성 데이터 처리 회로 |
-
1992
- 1992-06-18 JP JP15976792A patent/JPH064489A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469430B1 (ko) * | 2002-07-22 | 2005-02-02 | 엘지전자 주식회사 | 화상통신용 단말기의 영상/음성 데이터 처리 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |