JPH08106432A - Ｄｍａ制御回路 - Google Patents
Ｄｍａ制御回路Info
- Publication number
- JPH08106432A JPH08106432A JP24263394A JP24263394A JPH08106432A JP H08106432 A JPH08106432 A JP H08106432A JP 24263394 A JP24263394 A JP 24263394A JP 24263394 A JP24263394 A JP 24263394A JP H08106432 A JPH08106432 A JP H08106432A
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- JP
- Japan
- Prior art keywords
- bus
- dma
- cpu
- control circuit
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＣＰＵのバス待ちによる処理速度の低下を防
止したＤＭＡ制御回路を提供することを目的としてい
る。 【構成】 ＣＰＵ１のバスラインに接続するＣＰＵバス
１０と、ＤＭＡコントローラ２のバスラインに接続する
ＤＭＡバス２０を設け、メモリ，Ｉ／Ｏ等の素子３より
のバスラインを各々バス切り換え器４を介して前記ＣＰ
ＵバスおよびＤＭＡバスに接続し、ＤＭＡ動作の場合は
前記バス切り換え器を制御して、ＤＭＡ対象の素子をＤ
ＭＡバスに、それ以外の素子をＣＰＵバスに接続するよ
うにし、ＤＭＡ中でもＣＰＵがＣＰＵバスを使用できる
ようにしている。
止したＤＭＡ制御回路を提供することを目的としてい
る。 【構成】 ＣＰＵ１のバスラインに接続するＣＰＵバス
１０と、ＤＭＡコントローラ２のバスラインに接続する
ＤＭＡバス２０を設け、メモリ，Ｉ／Ｏ等の素子３より
のバスラインを各々バス切り換え器４を介して前記ＣＰ
ＵバスおよびＤＭＡバスに接続し、ＤＭＡ動作の場合は
前記バス切り換え器を制御して、ＤＭＡ対象の素子をＤ
ＭＡバスに、それ以外の素子をＣＰＵバスに接続するよ
うにし、ＤＭＡ中でもＣＰＵがＣＰＵバスを使用できる
ようにしている。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
に係わり、特に、ＣＰＵと素子のバスの取り合いを無く
して処理速度の低下を防止したＤＭＡ制御回路に関す
る。
に係わり、特に、ＣＰＵと素子のバスの取り合いを無く
して処理速度の低下を防止したＤＭＡ制御回路に関す
る。
【０００２】
【従来の技術】従来のコンピュータシステムの一例を図
２に示すが、このシステムでは、バス１２に、ＣＰＵ
１，ＤＭＡコントローラ２，プログラムＲＯＭ４０，記
憶部４１，ハードディスクコントローラ４２，磁気テー
プコントローラ４３等が接続されている。また、前記ハ
ードディスクコントローラ４２にはハードディスク装置
５２，磁気テープコントローラ４３には磁気テープ装置
５３が接続されている。ＣＰＵ１はバス１２を介してプ
ログラムＲＯＭ４０からプログラムをフェッチすると共
に割り込み制御を行う。また、記憶部４１はバス１２を
介してハードディスク装置５２とＤＭＡによるデータ転
送を行う。このとき、ＣＰＵ１は所定の優先順序に従っ
てバス１２の使用権を与え、バスの取り合いを調整して
いる。しかし、この構成では、前記したように、記憶部
４１とハードディスク装置５２の間でＤＭＡによるデー
タ転送を行っている間、バスは専有され、ＣＰＵ１はバ
ス１２を使用することができず、ＣＰＵ１ＮＯ見かけ上
の処理速度が低下してしまうという問題があった。
２に示すが、このシステムでは、バス１２に、ＣＰＵ
１，ＤＭＡコントローラ２，プログラムＲＯＭ４０，記
憶部４１，ハードディスクコントローラ４２，磁気テー
プコントローラ４３等が接続されている。また、前記ハ
ードディスクコントローラ４２にはハードディスク装置
５２，磁気テープコントローラ４３には磁気テープ装置
５３が接続されている。ＣＰＵ１はバス１２を介してプ
ログラムＲＯＭ４０からプログラムをフェッチすると共
に割り込み制御を行う。また、記憶部４１はバス１２を
介してハードディスク装置５２とＤＭＡによるデータ転
送を行う。このとき、ＣＰＵ１は所定の優先順序に従っ
てバス１２の使用権を与え、バスの取り合いを調整して
いる。しかし、この構成では、前記したように、記憶部
４１とハードディスク装置５２の間でＤＭＡによるデー
タ転送を行っている間、バスは専有され、ＣＰＵ１はバ
ス１２を使用することができず、ＣＰＵ１ＮＯ見かけ上
の処理速度が低下してしまうという問題があった。
【０００３】
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、ＣＰＵのバス待ちによる処理速度の低下
を防止したＤＭＡ制御回路を提供することを目的として
いる。
題点を解決し、ＣＰＵのバス待ちによる処理速度の低下
を防止したＤＭＡ制御回路を提供することを目的として
いる。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、ＣＰＵのバスラインに接続するＣＰＵバス
と、ＤＭＡコントローラのバスラインに接続するＤＭＡ
バスを設け、メモリ，Ｉ／Ｏ等の素子よりのバスライン
を各々バス切り換え器を介して前記ＣＰＵバスおよびＤ
ＭＡバスに接続し、ＤＭＡ動作の場合は前記バス切り換
え器を制御して、ＤＭＡ対象の素子をＤＭＡバスに、そ
れ以外の素子をＣＰＵバスに接続するようにし、ＤＭＡ
中でもＣＰＵがＣＰＵバスを使用できるようにしてい
る。
決するため、ＣＰＵのバスラインに接続するＣＰＵバス
と、ＤＭＡコントローラのバスラインに接続するＤＭＡ
バスを設け、メモリ，Ｉ／Ｏ等の素子よりのバスライン
を各々バス切り換え器を介して前記ＣＰＵバスおよびＤ
ＭＡバスに接続し、ＤＭＡ動作の場合は前記バス切り換
え器を制御して、ＤＭＡ対象の素子をＤＭＡバスに、そ
れ以外の素子をＣＰＵバスに接続するようにし、ＤＭＡ
中でもＣＰＵがＣＰＵバスを使用できるようにしてい
る。
【０００５】
【作用】以上のように構成したので、本発明のＤＭＡ制
御回路によれば、ＤＭＡによるデータ転送を行う場合
は、バス切り換え器を制御して、その対象となるメモリ
等の素子をＤＭＡバスに接続し、対象とならない素子は
ＣＰＵバスに接続することにより、ＤＭＡ中であって
も、ＤＭＡ対象素子以外の素子に対して、ＣＰＵバスを
使用して、アクセスすることができる。
御回路によれば、ＤＭＡによるデータ転送を行う場合
は、バス切り換え器を制御して、その対象となるメモリ
等の素子をＤＭＡバスに接続し、対象とならない素子は
ＣＰＵバスに接続することにより、ＤＭＡ中であって
も、ＤＭＡ対象素子以外の素子に対して、ＣＰＵバスを
使用して、アクセスすることができる。
【０００６】
【実施例】以下、図面に基づいて本発明によるＤＭＡ制
御回路を詳細に説明する。図１は本発明によるＤＭＡ制
御回路の一実施例を示す要部ブロック図である。図にお
いて、１はＣＰＵ、２はＤＭＡコントローラ、３ａ，３
ｂ，３ｃ，３ｄ，３ｅはバス切り換え器、４ａ，４ｂ，
４ｃ，４ｄ，４ｅは記憶素子等の素子、６はプログラム
を記憶するＰＲＯＭである。前記ＣＰＵ１およびＰＲＯ
Ｍ６はＣＰＵバス１０に接続し、ＤＭＡコントローラ２
はＤＭＡバス２０に接続しており、前記ＣＰＵバス１０
およびＤＭＡバス２０は前記バス切り換え器３ａ，３
ｂ，３ｃ，３ｄおよび３ｅに接続している。前記バス切
り換え器３ａ，３ｂ，３ｃ，３ｄおよび３ｅのコモンは
前記素子４ａ，４ｂ，４ｃ，４ｄおよび４ｅに接続して
いる。
御回路を詳細に説明する。図１は本発明によるＤＭＡ制
御回路の一実施例を示す要部ブロック図である。図にお
いて、１はＣＰＵ、２はＤＭＡコントローラ、３ａ，３
ｂ，３ｃ，３ｄ，３ｅはバス切り換え器、４ａ，４ｂ，
４ｃ，４ｄ，４ｅは記憶素子等の素子、６はプログラム
を記憶するＰＲＯＭである。前記ＣＰＵ１およびＰＲＯ
Ｍ６はＣＰＵバス１０に接続し、ＤＭＡコントローラ２
はＤＭＡバス２０に接続しており、前記ＣＰＵバス１０
およびＤＭＡバス２０は前記バス切り換え器３ａ，３
ｂ，３ｃ，３ｄおよび３ｅに接続している。前記バス切
り換え器３ａ，３ｂ，３ｃ，３ｄおよび３ｅのコモンは
前記素子４ａ，４ｂ，４ｃ，４ｄおよび４ｅに接続して
いる。
【０００７】以上の構成において、つぎにその動作を説
明する。ＣＰＵ１はＣＰＵバス１０を介して、ＰＲＯＭ
からプログラムをフェッチし、ＣＰＵバス１０，ＣＰＵ
バス側に接続する各々のバス切り換え器３を介して各々
の素子４をカクセスしている。今、素子４ｂから素子４
ｄにＤＭＡによるデータ転送を行う場合、ＣＰＵ１より
の制御信号により、バス切り換え器３ｂとバス切り換え
器３ｄをＤＭＡバス２０側に切り換え、ＤＭＡコントロ
ーラ２が素子４ｂから素子４ｄにデータ転送を行うよう
制御している。このとき、バス切り換え器３ａ，バス切
り換え器３ｃ，バス切り換え器３ｅはＣＰＵバス１０側
に接続しているので、ＣＰＵ１は素子４ａ，素子４ｃ及
び素子４ｅをアクセスすることができる。
明する。ＣＰＵ１はＣＰＵバス１０を介して、ＰＲＯＭ
からプログラムをフェッチし、ＣＰＵバス１０，ＣＰＵ
バス側に接続する各々のバス切り換え器３を介して各々
の素子４をカクセスしている。今、素子４ｂから素子４
ｄにＤＭＡによるデータ転送を行う場合、ＣＰＵ１より
の制御信号により、バス切り換え器３ｂとバス切り換え
器３ｄをＤＭＡバス２０側に切り換え、ＤＭＡコントロ
ーラ２が素子４ｂから素子４ｄにデータ転送を行うよう
制御している。このとき、バス切り換え器３ａ，バス切
り換え器３ｃ，バス切り換え器３ｅはＣＰＵバス１０側
に接続しているので、ＣＰＵ１は素子４ａ，素子４ｃ及
び素子４ｅをアクセスすることができる。
【０００８】
【発明の効果】以上説明したように、本発明によるＤＭ
Ａ制御回路によれば、ＤＭＡによるデータ転送を行う場
合は、バス切り換え器を制御して、その対象となるメモ
リ等の素子をＤＭＡバスに接続し、対象とならない素子
はＣＰＵバスに接続することにより、ＤＭＡ中であって
も、ＤＭＡ対象素子以外の素子に対して、ＣＰＵバスを
使用して、アクセスすることができる
Ａ制御回路によれば、ＤＭＡによるデータ転送を行う場
合は、バス切り換え器を制御して、その対象となるメモ
リ等の素子をＤＭＡバスに接続し、対象とならない素子
はＣＰＵバスに接続することにより、ＤＭＡ中であって
も、ＤＭＡ対象素子以外の素子に対して、ＣＰＵバスを
使用して、アクセスすることができる
【図１】本発明によるＤＭＡ制御回路の一実施例を示す
要部ブロック図である。
要部ブロック図である。
【図２】従来のコンピュータシステムのＤＭＡ制御回路
を示す要部ブロック図である。
を示す要部ブロック図である。
１ ＣＰＵ ２ ＤＭＡコントローラ ３ａバス切り換え器 ３ｂバス切り換え器 ３ｃバス切り換え器 ３ｄバス切り換え器 ３ｅバス切り換え器 ４ａメモリ等の素子 ４ｂメモリ等の素子 ４ｃメモリ等の素子 ４ｄメモリ等の素子 ４ｅメモリ等の素子 ６ ＰＲＯＭ １０ ＣＰＵバス ２０ ＤＭＡバス
Claims (4)
- 【請求項１】 ＣＰＵのバスラインに接続するＣＰＵバ
スと、ＤＭＡコントローラのバスラインに接続するＤＭ
Ａバスを設け、メモリ，Ｉ／Ｏ等の素子よりのバスライ
ンを各々バス切り換え器を介して前記ＣＰＵバスおよび
ＤＭＡバスに接続し、ＤＭＡ動作の場合は前記バス切り
換え器を制御して、ＤＭＡ対象の素子をＤＭＡバスに、
それ以外の素子をＣＰＵバスに接続するようにし、ＤＭ
Ａ中でもＣＰＵがＣＰＵバスを使用できるようにしてい
ることを特徴とするＤＭＡ制御回路。 - 【請求項２】 前記ＤＭＡコントローラおよびバス切り
換え器は、ＣＰＵより制御していることを特徴とする請
求項１記載のＤＭＡ制御回路。 - 【請求項３】 前記ＣＰＵバスにはプログラムを記憶す
るＰＲＯＭが直接接続されていることを特徴とする請求
項１記載のＤＭＡ制御回路。 - 【請求項４】 前記ＣＰＵバスにはＤＭＡに関係しない
素子が直接接続されていることを特徴とする請求項１記
載のＤＭＡ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24263394A JPH08106432A (ja) | 1994-10-06 | 1994-10-06 | Ｄｍａ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24263394A JPH08106432A (ja) | 1994-10-06 | 1994-10-06 | Ｄｍａ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106432A true JPH08106432A (ja) | 1996-04-23 |
Family
ID=17091962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24263394A Pending JPH08106432A (ja) | 1994-10-06 | 1994-10-06 | Ｄｍａ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08106432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105082A (en) * | 1997-05-15 | 2000-08-15 | Ricoh Company, Ltd. | Data processor used in a data transfer system which includes a detection circuit for detecting whether processor uses bus in a forthcoming cycle |
| WO2020002423A1 (en) * | 2018-06-28 | 2020-01-02 | Nordic Semiconductor Asa | Peripheral power domains |
-
1994
- 1994-10-06 JP JP24263394A patent/JPH08106432A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105082A (en) * | 1997-05-15 | 2000-08-15 | Ricoh Company, Ltd. | Data processor used in a data transfer system which includes a detection circuit for detecting whether processor uses bus in a forthcoming cycle |
| WO2020002423A1 (en) * | 2018-06-28 | 2020-01-02 | Nordic Semiconductor Asa | Peripheral power domains |
| US11231765B2 (en) | 2018-06-28 | 2022-01-25 | Nordic Semiconductor Asa | Peripheral power domains |
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