JPH02271714A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH02271714A JPH02271714A JP1094011A JP9401189A JPH02271714A JP H02271714 A JPH02271714 A JP H02271714A JP 1094011 A JP1094011 A JP 1094011A JP 9401189 A JP9401189 A JP 9401189A JP H02271714 A JPH02271714 A JP H02271714A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- signal
- signal input
- circuit
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特に２つの入力信号の論理出
力信号を生成する論理回路に関する。
力信号を生成する論理回路に関する。
従来、この種の論理回路は、例えば第５図〜第８図に示
す回路構成となっている。
す回路構成となっている。
第５図はＥｘｃｌｕｓｉｖｅ ＯＲ回路であり、２つの
入力信号Ａ、Ｂの論理値が相異なる時出力信号ＯＵＴの
論理値が“１ｎとなり、一致する時゛０”となる回路で
ある。
入力信号Ａ、Ｂの論理値が相異なる時出力信号ＯＵＴの
論理値が“１ｎとなり、一致する時゛０”となる回路で
ある。
第６図はＥｘｃｌｕｓｉｖｅ Ｎ ＯＲ回路であり、２
つの入力信号Ａ、Ｂの論理値が相異なる時出力信号ＯＵ
Ｔの論理値が“０”となり、一致する時“°１″となる
回路である。
つの入力信号Ａ、Ｂの論理値が相異なる時出力信号ＯＵ
Ｔの論理値が“０”となり、一致する時“°１″となる
回路である。
第７図はＯＲ回路であり、２人力ＮＯＲ回路とインバー
タとから構成され、入力信号Ａ、Ｂが共に“′Ｏ″の時
のみ出力信号ＯＵＴが゛Ｏパとなり他の時はＩＩ Ｉ
ＩＩとなる回路である。
タとから構成され、入力信号Ａ、Ｂが共に“′Ｏ″の時
のみ出力信号ＯＵＴが゛Ｏパとなり他の時はＩＩ Ｉ
ＩＩとなる回路である。
第８図はＡＮＤ回路であり、２人力ＮＡＮＤ回路とイン
バータとから構成され、入力信号Ａ、 Ｂが共に“１″
の時のみ出力信号ＯＵＴが１′°となり他の時は“０″
となる回路である。
バータとから構成され、入力信号Ａ、 Ｂが共に“１″
の時のみ出力信号ＯＵＴが１′°となり他の時は“０″
となる回路である。
これらの論理回路は、トランジスタを８個又は６個必要
とする回路構成となっている。
とする回路構成となっている。
上述した従来の論理回路は、トランジスタを８個又は６
個必要とする構成となっているので、これら論理回路を
多く使用する半導体集積回路においては、トランジスタ
数が多くなりチップ面積が増大するという欠点がある。
個必要とする構成となっているので、これら論理回路を
多く使用する半導体集積回路においては、トランジスタ
数が多くなりチップ面積が増大するという欠点がある。
本発明の目的は、トランジスタ数を少なくし、半導体集
積回路のチップ面積を縮少することができる論理回路を
提供することにある。
積回路のチップ面積を縮少することができる論理回路を
提供することにある。
本発明の論理回路は、ソースを第１の信号入力端子と接
続しゲートを第２の信号入力端子と接続する一導電型の
第１のトランジスタと、ソースを電源供給端子と接続し
ゲートを前記第２の信号入力端子と接続しドレインを前
記第１のトランジスタのドレインと接続する逆導電型の
第２のトランジスタと、ソースを前記第１．第２のトラ
ンジスタのドレイン及び前記第２の信号入力端子のうち
の何れか一方と接続しゲートを前記第１の信号入力端子
と接続しドレインを出力端子と接続する一導電型の第３
のトランジスタと、ソースを前記第１、第２のトランジ
スタのドレイン及び前記第２の信号入力端子のうちの他
方と接続しゲートを前記第１の信号入力端子と接続しド
レインを前記出力端子と接続する逆導電型の第４のトラ
ンジスタとを有している。
続しゲートを第２の信号入力端子と接続する一導電型の
第１のトランジスタと、ソースを電源供給端子と接続し
ゲートを前記第２の信号入力端子と接続しドレインを前
記第１のトランジスタのドレインと接続する逆導電型の
第２のトランジスタと、ソースを前記第１．第２のトラ
ンジスタのドレイン及び前記第２の信号入力端子のうち
の何れか一方と接続しゲートを前記第１の信号入力端子
と接続しドレインを出力端子と接続する一導電型の第３
のトランジスタと、ソースを前記第１、第２のトランジ
スタのドレイン及び前記第２の信号入力端子のうちの他
方と接続しゲートを前記第１の信号入力端子と接続しド
レインを前記出力端子と接続する逆導電型の第４のトラ
ンジスタとを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、ソースを第１の信号入力端子Ｔ、と接続
しゲートを第２の信号入力端子Ｔ２と接続するＰチャネ
ルＭｏ５ｇの第１のトランジスタＱ＋ｔと、ソースを低
電位側の電源供給端子と接続しゲートを第２の信号入力
端子Ｔ２と接続しドレインを第１のトランジスタＱ１１
のドレインと接続するＮチャネルＭＯＳ型の第２のトラ
ンジスタＱ１２と、ソースを第２の信号入力端子Ｔ２と
接続しゲートを第１の信号入力端子Ｔ１と接続しドレイ
ンを出力端子Ｔｏと接続するＰチャネルＭＯ３型の第３
のトランジスタＱ１３と、ソースを第１゜第２のトラン
ジスタＱ１□、Ｑ＋□のドレインと接続しゲートを第１
の信号入力端子Ｔ１と接続しドレインを出力端子Ｔｏと
接続するＮチャネルＭＯＳ型の第４のトランジスタＱ１
４とを有する構成となっている。
しゲートを第２の信号入力端子Ｔ２と接続するＰチャネ
ルＭｏ５ｇの第１のトランジスタＱ＋ｔと、ソースを低
電位側の電源供給端子と接続しゲートを第２の信号入力
端子Ｔ２と接続しドレインを第１のトランジスタＱ１１
のドレインと接続するＮチャネルＭＯＳ型の第２のトラ
ンジスタＱ１２と、ソースを第２の信号入力端子Ｔ２と
接続しゲートを第１の信号入力端子Ｔ１と接続しドレイ
ンを出力端子Ｔｏと接続するＰチャネルＭＯ３型の第３
のトランジスタＱ１３と、ソースを第１゜第２のトラン
ジスタＱ１□、Ｑ＋□のドレインと接続しゲートを第１
の信号入力端子Ｔ１と接続しドレインを出力端子Ｔｏと
接続するＮチャネルＭＯＳ型の第４のトランジスタＱ１
４とを有する構成となっている。
次に、この実施例の動作について説明する。
第１の入力信号Ａが論理値“０″の時、すなわち低電位
にある時、トランジスタＱ＋３はオン、トランジスタＱ
１４はオフとなり、第２の入力信号Ｂの値がそのまま出
力信号ＯＵＴの値となる。
にある時、トランジスタＱ＋３はオン、トランジスタＱ
１４はオフとなり、第２の入力信号Ｂの値がそのまま出
力信号ＯＵＴの値となる。
すなわち、Ａ＝Ｏ，Ｂ＝Ｏのとき０ＵＴ＝Ｏ１Ａ＝Ｏ，
Ｂ＝１のとき０ＵＴ＝ １となる。
Ｂ＝１のとき０ＵＴ＝ １となる。
次に、入力信号Ａが“１”の時、つまり高電位にある時
、トランジスタＱ１９はオフ、トランジスタＱ１４はオ
ンとなり出力信号ＯＵＴの値はトランジスタＱｌｌ、Ｑ
１２のドレインの値によって決定される。
、トランジスタＱ１９はオフ、トランジスタＱ１４はオ
ンとなり出力信号ＯＵＴの値はトランジスタＱｌｌ、Ｑ
１２のドレインの値によって決定される。
トランジスタＱ１＋１Ｑ１２のドレインの電位は、入力
信号Ｂが低電位にある時は、トランジスタＱ１１はオン
、トランジスタＱ１２はオフとなるので、入力信号Ａの
電位、すなわち高電位となる。
信号Ｂが低電位にある時は、トランジスタＱ１１はオン
、トランジスタＱ１２はオフとなるので、入力信号Ａの
電位、すなわち高電位となる。
また入力信号Ｂが高電位にある時は、トランジスタＱｌ
ｌはオフ、トランジスタＱ１２はオンとなるので低電位
となる。
ｌはオフ、トランジスタＱ１２はオンとなるので低電位
となる。
すなわちＡ＝１．Ｂ＝Ｏのとき０ＵＴ＝１、Ａ＝１．Ｂ
＝１のとき０ＵＴ＝Ｏとなる。
＝１のとき０ＵＴ＝Ｏとなる。
従って、この実施例は、第５図に示された従来の論理回
路と同様に、Ｅｘｃｌｕｓｉｖｅ ＯＲ回路の機能を有
している。
路と同様に、Ｅｘｃｌｕｓｉｖｅ ＯＲ回路の機能を有
している。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、第１及び第３のトランジスタＱ２１１
Ｑ２３をＮチャネルＭＯ３型に、第２及び第４のトラン
ジスタＱ２２１ Ｑ２４をＰチャネルＭＯ８型にし、第
２のトランジスタＱ２２のソースを高電位側の電源供給
端子に接続し、第３のトランジスタＱ２３のソースを第
２の信号入力端子Ｔ２に接続し、第４のトランジスタＱ
２４のソースを第１及び第２のトランジスタＱ２１１
Ｑ２２のドレインに接続したものである。
Ｑ２３をＮチャネルＭＯ３型に、第２及び第４のトラン
ジスタＱ２２１ Ｑ２４をＰチャネルＭＯ８型にし、第
２のトランジスタＱ２２のソースを高電位側の電源供給
端子に接続し、第３のトランジスタＱ２３のソースを第
２の信号入力端子Ｔ２に接続し、第４のトランジスタＱ
２４のソースを第１及び第２のトランジスタＱ２１１
Ｑ２２のドレインに接続したものである。
この実施例においては、Ａ＝Ｏのとき、Ｂ＝０ならば０
ＵＴ＝１、Ｂ＝１ならば０ＵＴ＝Ｏとなる。また、Ａ＝
１のときは０ＵＴ＝ＢとなりＢ＝０ならば０ＵＴ＝Ｏ１
Ｂ＝１ならば０ＵＴ＝１となる。
ＵＴ＝１、Ｂ＝１ならば０ＵＴ＝Ｏとなる。また、Ａ＝
１のときは０ＵＴ＝ＢとなりＢ＝０ならば０ＵＴ＝Ｏ１
Ｂ＝１ならば０ＵＴ＝１となる。
従って、この実施例は、第６図に示された従来の論理回
路と同様にＥｘｃｌｕｓｉｖｅ Ｎ ＯＲ回路の機能を
有している。
路と同様にＥｘｃｌｕｓｉｖｅ Ｎ ＯＲ回路の機能を
有している。
第３図は本発明の第３の実施例を示す回路図である。
この実施例は、第２図に示された第２の実施例の第３の
トランジスタのソースの接続点と第４のトランジスタの
ソースの接続点とを入換えた構成となっている。
トランジスタのソースの接続点と第４のトランジスタの
ソースの接続点とを入換えた構成となっている。
この実施例においては、Ａ＝Ｏのとき、０ＵＴ＝Ｂとな
りＢ＝Ｏならば０ＵＴ＝Ｏ１Ｂ＝１ならば０ＵＴ＝ １
となる。また、Ａ＝１のときは、Ｂ＝０ならば０ＵＴ＝
１、Ｂ＝１ならば○ＵＴ＝１となる。
りＢ＝Ｏならば０ＵＴ＝Ｏ１Ｂ＝１ならば０ＵＴ＝ １
となる。また、Ａ＝１のときは、Ｂ＝０ならば０ＵＴ＝
１、Ｂ＝１ならば○ＵＴ＝１となる。
従って、この実施例は、第７図に示された従来の論理回
路と同様に、ＯＲ回路の機能を有している。
路と同様に、ＯＲ回路の機能を有している。
第４図は本発明の第４の実施例を示す回路図である。こ
の実施例は、第１図に示された第１の実施例の第３のト
ランジスタのソース接続点と第４のトランジスタのソー
スの接続点とを入換えた構成となっている。
の実施例は、第１図に示された第１の実施例の第３のト
ランジスタのソース接続点と第４のトランジスタのソー
スの接続点とを入換えた構成となっている。
この実施例においては、Ａ＝ＯのときＢ＝０゜Ｂ＝１何
れでも０ＵＴ＝Ｏとなり、Ａ＝１のときは０ＵＴ＝Ｂと
なりＢ＝Ｏならば０ＵＴ＝Ｏ，Ｂ＝１ならば０ＵＴ＝１
となる。
れでも０ＵＴ＝Ｏとなり、Ａ＝１のときは０ＵＴ＝Ｂと
なりＢ＝Ｏならば０ＵＴ＝Ｏ，Ｂ＝１ならば０ＵＴ＝１
となる。
従って、この実施例は、第８図に示された従来の論理回
路と同様に、ＡＮＤ回路の機能を有している。
路と同様に、ＡＮＤ回路の機能を有している。
このように、従来８個又は６個のトランジスタが必要で
あったＥｘｃｌｕｓｉｖｅ ＯＲ回路、Ｅｘｃｌｕｓｉ
ｖｅＮＯＲ回路、ＯＲ回路及びＡＮＤ回路を、それぞれ
４個のトランジスタで構成することができる。
あったＥｘｃｌｕｓｉｖｅ ＯＲ回路、Ｅｘｃｌｕｓｉ
ｖｅＮＯＲ回路、ＯＲ回路及びＡＮＤ回路を、それぞれ
４個のトランジスタで構成することができる。
以上説明したように本発明は、ゲート及びドレインをそ
れぞれ共通接続した互いに相補の関係にある導電型の第
１及び第２のトランジスタの一方のソースを第１の信号
入力端子と接続し他方を電源供給端子と接続しゲートを
第２の信号入力端子と接続し、ゲート及びドレインをそ
れぞれ共通接続した互いに相補の関係にある導電型の第
３及び第４のトランジスタの一方のソースを第１及び第
２のトランジスタのドレイン（又は第２の信号入力端子
）と接続し他方のソースを第２の信号入力端子（又は第
１及び第２のトランジスタのドレイン）と接続しゲート
を第１の信号入力端子と接続しドレインを出力端子と接
続する構成とすることにより、従来より少ないトランジ
スタ数で各回路を構成することができ、従って、この論
理回路を使用する半導体集積回路のチップ面積を縮少す
ることができる効果がある。
れぞれ共通接続した互いに相補の関係にある導電型の第
１及び第２のトランジスタの一方のソースを第１の信号
入力端子と接続し他方を電源供給端子と接続しゲートを
第２の信号入力端子と接続し、ゲート及びドレインをそ
れぞれ共通接続した互いに相補の関係にある導電型の第
３及び第４のトランジスタの一方のソースを第１及び第
２のトランジスタのドレイン（又は第２の信号入力端子
）と接続し他方のソースを第２の信号入力端子（又は第
１及び第２のトランジスタのドレイン）と接続しゲート
を第１の信号入力端子と接続しドレインを出力端子と接
続する構成とすることにより、従来より少ないトランジ
スタ数で各回路を構成することができ、従って、この論
理回路を使用する半導体集積回路のチップ面積を縮少す
ることができる効果がある。
第１図〜第４図はそれぞれ本発明の第１〜第４の実施例
を示す回路図、第５図〜第８図はそれぞれ従来の論理回
路の第１〜第４の例を示す回路図である。 Ｑｌｔ〜Ｑ目・Ｑ２１〜Ｑ２４・Ｑ３１〜Ｑ３４・Ｑ４
１〜Ｑ４４・Ｑ５ｔ”Ｑｓａ・Ｑ６１〜Ｑ６８・Ｑ７１
〜Ｑ７６・Ｑｓｔ〜Ｑ８６・・・トランジスタ、Ｔ１．
’ｒ２・・・信号入力端子、Ｔｏ・・・出力端子。 代理人 弁理士 内 原 晋 、輩 図 肩 ？ 図 ７雨 ツ ア 牟 図 丙 図 つ８１〜θ３６− トル〉スソ 尤 β 一二
を示す回路図、第５図〜第８図はそれぞれ従来の論理回
路の第１〜第４の例を示す回路図である。 Ｑｌｔ〜Ｑ目・Ｑ２１〜Ｑ２４・Ｑ３１〜Ｑ３４・Ｑ４
１〜Ｑ４４・Ｑ５ｔ”Ｑｓａ・Ｑ６１〜Ｑ６８・Ｑ７１
〜Ｑ７６・Ｑｓｔ〜Ｑ８６・・・トランジスタ、Ｔ１．
’ｒ２・・・信号入力端子、Ｔｏ・・・出力端子。 代理人 弁理士 内 原 晋 、輩 図 肩 ？ 図 ７雨 ツ ア 牟 図 丙 図 つ８１〜θ３６− トル〉スソ 尤 β 一二
Claims (1)
- ソースを第１の信号入力端子と接続しゲートを第２の信
号入力端子と接続する一導電型の第１のトランジスタと
、ソースを電源供給端子と接続しゲートを前記第２の信
号入力端子と接続しドレインを前記第１のトランジスタ
のドレインと接続する逆導電型の第２のトランジスタと
、ソースを前記第１、第２のトランジスタのドレイン及
び前記第２の信号入力端子のうちの何れか一方と接続し
ゲートを前記第１の信号入力端子と接続しドレインを出
力端子と接続する一導電型の第３のトランジスタと、ソ
ースを前記第１、第２のトランジスタのドレイン及び前
記第２の信号入力端子のうちの他方と接続しゲートを前
記第１の信号入力端子と接続しドレインを前記出力端子
と接続する逆導電型の第４のトランジスタとを有するこ
とを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094011A JPH02271714A (ja) | 1989-04-12 | 1989-04-12 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094011A JPH02271714A (ja) | 1989-04-12 | 1989-04-12 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271714A true JPH02271714A (ja) | 1990-11-06 |
Family
ID=14098526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094011A Pending JPH02271714A (ja) | 1989-04-12 | 1989-04-12 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06311022A (ja) * | 1993-04-23 | 1994-11-04 | Nec Corp | 半導体論理回路装置 |
-
1989
- 1989-04-12 JP JP1094011A patent/JPH02271714A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06311022A (ja) * | 1993-04-23 | 1994-11-04 | Nec Corp | 半導体論理回路装置 |
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