JPH04127714A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04127714A JPH04127714A JP2249302A JP24930290A JPH04127714A JP H04127714 A JPH04127714 A JP H04127714A JP 2249302 A JP2249302 A JP 2249302A JP 24930290 A JP24930290 A JP 24930290A JP H04127714 A JPH04127714 A JP H04127714A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- output transistor
- transistor
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
オープンエミッタ型又はオープンソース型等の出力トラ
ンジスタを出力バッファ回路に備えた半導体集積回路に
関し、 外部出力端子の短絡による半導体集積回路の不良化を防
止することを目的とし、 制御端子に加えられる電圧に応じた電流が一端と他端と
の間に流れ、該一端が外部出力端子に接続された出力ト
ランジスタと、該出力トランジスタの該他端と電源供給
線との間に接続された過大電流検出用抵抗と、該出力ト
ランジスタの該他端の電圧Ｖと基準電圧ＶｓとをＬ比較
する比較回路と、該比較回路で電圧Ｖ＜Ｖｓが検出され
たことを記憶する記憶回路と、該記憶回路が該検出を記
憶している間のみ、該出力トランジスタのベース電位を
低くして該出力トランジスタをオフ状態にする制御回路
とを備えて構成する。
ンジスタを出力バッファ回路に備えた半導体集積回路に
関し、 外部出力端子の短絡による半導体集積回路の不良化を防
止することを目的とし、 制御端子に加えられる電圧に応じた電流が一端と他端と
の間に流れ、該一端が外部出力端子に接続された出力ト
ランジスタと、該出力トランジスタの該他端と電源供給
線との間に接続された過大電流検出用抵抗と、該出力ト
ランジスタの該他端の電圧Ｖと基準電圧ＶｓとをＬ比較
する比較回路と、該比較回路で電圧Ｖ＜Ｖｓが検出され
たことを記憶する記憶回路と、該記憶回路が該検出を記
憶している間のみ、該出力トランジスタのベース電位を
低くして該出力トランジスタをオフ状態にする制御回路
とを備えて構成する。
本発明は、オーブンエミッタ型又はオーブンソース型等
の出力トランジスタを出力バッファ回路に備えた半導体
集積回路に関する。
の出力トランジスタを出力バッファ回路に備えた半導体
集積回路に関する。
Ｅ ＣＬ （Ｅｍｉｔｔｅｒ ［：ｏｕｐｌｅｄ Ｌｏ
ｇｉｃ）及び５ＣＦＬ （Ｓｏｕｒｃｅ Ｃｏｕｐｌｅ
ｄ ＦＥＴ Ｌｏｇｉｃ）は、高速の論理ゲートとして
用いられている。第３図は、ＥＣＬの出力バッファ回路
１２を備えた半導体集積回路ｌＯの要部を示す。 この出力バッファ回路１２は、差動増幅回路の出力トラ
ンジスタをオーブンエミッタにしたものであり、一対の
ＮＰＮ型トランジスタＴ１、Ｔ２のコレクタをそれぞれ
抵抗Ｒ１、Ｒ２を介して電源供給線ＶＣＣに接続し、ト
ランジスタＴ１、Ｔ２のエミッタを共通にして、ＮＰＮ
型トランジスタＴ３、抵抗Ｒ３及びＲ４で構成した電流
源１６を介し電源供給線ｖ、、に接続している。例えば
、電源供給線■。０はＯＶであり、電源供給線Ｖ ｅｅ
はＥ、２Ｖである。トランジスタＴｌ５Ｔ２のコレクタ
はまた、それぞれＮＰＮ型出力トランジスタ１′４、Ｔ
５のベースに接続され、出力トランジスタＴ４、Ｔ５の
コレクタは、共通に電源供給線Ｖ。、に接続されでいる
。出力トランジスタＴ４、Ｔ５のエミッタは、それぞれ
半導体集積回路１０の外部出力端子ＯＵＴ、０ＵＴＸに
接続されている。 トランジスタＴＩ、Ｔ２のベースにはそれぞれ参照電圧
Ｖ９、入力端子■１が加えられ、両者の差が増幅されて
外部出力端子ＯＵＴ、０ＵＴＸに取り出される。 外部出力端子○ＵＴには、次段の回路とのインピーダン
スマツチングのため、抵抗Ｒ５が接続される。例えば、
抵抗Ｒ５は５０オームであり、抵抗Ｒ５の一端には−２
，ＯＶの電圧が加えられ、この場合、抵抗Ｒ５には最大
４０ｍＡ程度の電流が流れる。出力バッファ回路１２及
び抵抗Ｒ５はいずれも電流消費が比較的大きいので、半
導体集積回路１０の電流消費を低減するために、抵抗Ｒ
５は外付けされる。また、出力バッファ回路１２の出力
振幅を大きくするために、抵抗Ｒ５は次段の回路の近く
に配置される。 このような回路では、誤って抵抗Ｒ５の部分が短絡され
ると、出力トランジスタＴ４に過大電流が流れて出力ト
ランジスタＴ４が破壊され、半導体集積回路１０が不良
になるという事故が発生している。。 外部出力端子０ＵＴＸについても上記同様である。 第４図は５ＣＦＬの出力バッファ回路１２１を備えた半
導体集積回路１０１の要部を示す。この出力バッファ回
路１２１の抵抗Ｒ１ｉ、トランジスタＴｌ ｉ （ｉ
＝１〜５）は第３図の抵抗Ｒｉ、トランジスタＴｉに対
応している。なお、抵抗Ｒ１１、Ｒ１２はダイオードＤ
を介して共通に電源供給線Ｖ。Ｃに接続されている。ま
た、トランジスタＴ１１、Ｔ１２、Ｔ１４及び１５はエ
ンハンスメント型ＧａΔ５ＦＥＴであり、トランジスタ
Ｔ１３はデプレッション型ＧａＡｓＦＥＴである。 この半導体集積回路１０１の場合、出力トランジスタＴ
１４のソースが外部出力端子ＯＵＴ １に接続され、上
記と同一の理由により、外部出力端子ＯＵＴ １に抵抗
Ｒ１５が外付けされ、かつ、抵抗Ｒ１５が次段の回路付
近に配置されており、上記同様の問題が生ずる。
ｇｉｃ）及び５ＣＦＬ （Ｓｏｕｒｃｅ Ｃｏｕｐｌｅ
ｄ ＦＥＴ Ｌｏｇｉｃ）は、高速の論理ゲートとして
用いられている。第３図は、ＥＣＬの出力バッファ回路
１２を備えた半導体集積回路ｌＯの要部を示す。 この出力バッファ回路１２は、差動増幅回路の出力トラ
ンジスタをオーブンエミッタにしたものであり、一対の
ＮＰＮ型トランジスタＴ１、Ｔ２のコレクタをそれぞれ
抵抗Ｒ１、Ｒ２を介して電源供給線ＶＣＣに接続し、ト
ランジスタＴ１、Ｔ２のエミッタを共通にして、ＮＰＮ
型トランジスタＴ３、抵抗Ｒ３及びＲ４で構成した電流
源１６を介し電源供給線ｖ、、に接続している。例えば
、電源供給線■。０はＯＶであり、電源供給線Ｖ ｅｅ
はＥ、２Ｖである。トランジスタＴｌ５Ｔ２のコレクタ
はまた、それぞれＮＰＮ型出力トランジスタ１′４、Ｔ
５のベースに接続され、出力トランジスタＴ４、Ｔ５の
コレクタは、共通に電源供給線Ｖ。、に接続されでいる
。出力トランジスタＴ４、Ｔ５のエミッタは、それぞれ
半導体集積回路１０の外部出力端子ＯＵＴ、０ＵＴＸに
接続されている。 トランジスタＴＩ、Ｔ２のベースにはそれぞれ参照電圧
Ｖ９、入力端子■１が加えられ、両者の差が増幅されて
外部出力端子ＯＵＴ、０ＵＴＸに取り出される。 外部出力端子○ＵＴには、次段の回路とのインピーダン
スマツチングのため、抵抗Ｒ５が接続される。例えば、
抵抗Ｒ５は５０オームであり、抵抗Ｒ５の一端には−２
，ＯＶの電圧が加えられ、この場合、抵抗Ｒ５には最大
４０ｍＡ程度の電流が流れる。出力バッファ回路１２及
び抵抗Ｒ５はいずれも電流消費が比較的大きいので、半
導体集積回路１０の電流消費を低減するために、抵抗Ｒ
５は外付けされる。また、出力バッファ回路１２の出力
振幅を大きくするために、抵抗Ｒ５は次段の回路の近く
に配置される。 このような回路では、誤って抵抗Ｒ５の部分が短絡され
ると、出力トランジスタＴ４に過大電流が流れて出力ト
ランジスタＴ４が破壊され、半導体集積回路１０が不良
になるという事故が発生している。。 外部出力端子０ＵＴＸについても上記同様である。 第４図は５ＣＦＬの出力バッファ回路１２１を備えた半
導体集積回路１０１の要部を示す。この出力バッファ回
路１２１の抵抗Ｒ１ｉ、トランジスタＴｌ ｉ （ｉ
＝１〜５）は第３図の抵抗Ｒｉ、トランジスタＴｉに対
応している。なお、抵抗Ｒ１１、Ｒ１２はダイオードＤ
を介して共通に電源供給線Ｖ。Ｃに接続されている。ま
た、トランジスタＴ１１、Ｔ１２、Ｔ１４及び１５はエ
ンハンスメント型ＧａΔ５ＦＥＴであり、トランジスタ
Ｔ１３はデプレッション型ＧａＡｓＦＥＴである。 この半導体集積回路１０１の場合、出力トランジスタＴ
１４のソースが外部出力端子ＯＵＴ １に接続され、上
記と同一の理由により、外部出力端子ＯＵＴ １に抵抗
Ｒ１５が外付けされ、かつ、抵抗Ｒ１５が次段の回路付
近に配置されており、上記同様の問題が生ずる。
本発明の目的は、このような問題点に鑑み、外部出力端
子の短絡による不良化を防止することができる半導体集
積回路を提供することにある。
子の短絡による不良化を防止することができる半導体集
積回路を提供することにある。
第１図は本発明に係る半導体集積回路ｌの原理構成を示
す。この半導体集積回路１は次のような構成要素３〜６
を備えた出力バッファ回路２を有している。 図中、３は出力トランジスタ、例えばＮＰＮ型トランジ
スタ又はデプレッション型ＧａＡｓＦＥＴであり、制ａ
ＩＪ端子に加えられる電圧に応じた電流が一端と他端と
の間に流れ、該一端が外部出力端子ＯＵＴに接続されて
いる。 ４は過大電流検出用抵抗であり、出力トランジスタ３の
該他端と電源供給線ｖｃＣとの間に接続されている。 ５は比較回路であり、出力トランジスタ３の該他端の電
圧Ｖと基準電圧■、とを比較する。 ６は記憶回路であり、比較回路５でＶ＜ＶＳが検出され
たことを記憶する。 ７は制御回路であり、記憶回路６が該検出を記憶してい
る開のみ、出力トランジスタ３のベース電位を低くして
出力トランジスタ３をオフ状態にする。
す。この半導体集積回路１は次のような構成要素３〜６
を備えた出力バッファ回路２を有している。 図中、３は出力トランジスタ、例えばＮＰＮ型トランジ
スタ又はデプレッション型ＧａＡｓＦＥＴであり、制ａ
ＩＪ端子に加えられる電圧に応じた電流が一端と他端と
の間に流れ、該一端が外部出力端子ＯＵＴに接続されて
いる。 ４は過大電流検出用抵抗であり、出力トランジスタ３の
該他端と電源供給線ｖｃＣとの間に接続されている。 ５は比較回路であり、出力トランジスタ３の該他端の電
圧Ｖと基準電圧■、とを比較する。 ６は記憶回路であり、比較回路５でＶ＜ＶＳが検出され
たことを記憶する。 ７は制御回路であり、記憶回路６が該検出を記憶してい
る開のみ、出力トランジスタ３のベース電位を低くして
出力トランジスタ３をオフ状態にする。
通常はＶ＞Ｖｓが成立し、出力トランジスタ３は、従来
同様に、制御端子に加えられる電圧に応じた電流が流れ
る。 誤って外部出力端子ＯＵＴを短絡した場合には、抵抗４
に過大電流が流れようとする。しかし、この際、抵抗４
に流れる電流により電圧Ｖが基準電圧Ｖｓよりも低くな
り、制御回路７により出力トランジスタがオフ状態にな
る。 したがって、外部出力端子ＯＵＴの短絡による出力トラ
ンジスタ３の破壊が防止され、半導体集積回路の不良化
が防止される。
同様に、制御端子に加えられる電圧に応じた電流が流れ
る。 誤って外部出力端子ＯＵＴを短絡した場合には、抵抗４
に過大電流が流れようとする。しかし、この際、抵抗４
に流れる電流により電圧Ｖが基準電圧Ｖｓよりも低くな
り、制御回路７により出力トランジスタがオフ状態にな
る。 したがって、外部出力端子ＯＵＴの短絡による出力トラ
ンジスタ３の破壊が防止され、半導体集積回路の不良化
が防止される。
以下、第２図に基づいて本発明に係る半導体集積回路の
一実施例を説明する。第３図と同一構成要素には同一符
号を付してその説明を省略する。 この半導体集積回路１０Ａは、出力バッファ回路１２Ａ
の出力トランジスタＴ４、Ｔ５にそれぞれ過電流保護回
路１８．２０を付加している点で第３図の回路と異なっ
ている。過電流保護回路１８と２０とは同一構成であり
、過電流保護回路２０の構成を図示省略している。 出力トランジスタＴ４のコレクタ・エミッタ間に流れる
電流を検出するたｔに、出力トランジスタＴ４のコレク
タと電源供給線Ｖｃｃとの間に抵抗Ｒ６を接続している
。抵抗Ｒ６は、外部出力端子ＯＵＴの出力振幅が小さく
ならないようにするために、抵抗Ｒ５の１／１０程度、
例えば５Ωにする。出力トランジスタＴ４のコレクタと
抵抗Ｒ６との接続点の電圧Ｖは、差動アンプ２２の反転
入力端子に供給され、差動アンプ２２の非反転入力端子
に供給される基準電圧Ｖｓと比較される。差動アンプ２
２の出力端子は、バッファゲート２４を介してフリップ
７０ツブ２６の入力端子に接続されている。フリップフ
ロップ２６の出力端子は、抵抗Ｒ８を介してトランジス
タＴ６のベースニ接続されている。トランジスタＴ６の
コレクタは抵抗Ｒ９を介して出力トランジスタＴ４のベ
ースに接続され、トランジスタＴ６のエミッタは電源供
給線Ｖ０．に接続されている。他の点は第３図と同一で
ある。 次に、上記の如く構成された本実施例の動作を説明する
。 通常は、入力端子Ｖｓのレベル変化に関わらず、Ｖ＞Ｖ
５が成立している。このため、バッファゲート２４及び
フリップ７０ツブ２６の出力は低レベルとなり、トラン
ジスタＴ６がオフ状態になっている。したがって、出力
バッファ回路１２Ａの動作は、第３図の出力バッファ回
路１２の動作と同一になる。 誤って外部出力端子０ＬＩＴを−２，ＯＶに短絡した場
合には、抵抗Ｒ６に過大電流が流れようとする。しかし
、この際、抵抗Ｒ６に流れる電流により電圧Ｖが基準電
圧■、よりも低くなり、バッファゲート２４の出力が高
レベルになる。この高レベルがフリップフロップ２６に
保持され、トランジスタＴ６がオン状態になって、出力
トランジスタＴ４のベース電位が下がり、出力トランジ
スタＴ４がオフ状態になる。 したがって、外部出力端子ＯＵＴの短絡事故による出力
トランジスタＴ４の破壊が防止される。 出力トランジスタＴ５、過電流保護回路２０及び外部出
力端子０ＵＴＸについても上記同様である。 なお、過電流保護回路１８．２０を設けることにより出
力バッファ回路１２Ａが複雑になるが、半導体集積回路
１０Ａ全体に対する出力バッファ回路１２Ａのチップ面
積占有率は小さいので、半導体集積回路の複雑化は無視
できる。 また、上記実施例では、過電流保護回路Ｉ８及び２０を
ＥＣＬ回路に適用した場合を説明したが第４図に示すよ
うな５ＣＦＬ回路にも同様に適用できることは勿論であ
る。
一実施例を説明する。第３図と同一構成要素には同一符
号を付してその説明を省略する。 この半導体集積回路１０Ａは、出力バッファ回路１２Ａ
の出力トランジスタＴ４、Ｔ５にそれぞれ過電流保護回
路１８．２０を付加している点で第３図の回路と異なっ
ている。過電流保護回路１８と２０とは同一構成であり
、過電流保護回路２０の構成を図示省略している。 出力トランジスタＴ４のコレクタ・エミッタ間に流れる
電流を検出するたｔに、出力トランジスタＴ４のコレク
タと電源供給線Ｖｃｃとの間に抵抗Ｒ６を接続している
。抵抗Ｒ６は、外部出力端子ＯＵＴの出力振幅が小さく
ならないようにするために、抵抗Ｒ５の１／１０程度、
例えば５Ωにする。出力トランジスタＴ４のコレクタと
抵抗Ｒ６との接続点の電圧Ｖは、差動アンプ２２の反転
入力端子に供給され、差動アンプ２２の非反転入力端子
に供給される基準電圧Ｖｓと比較される。差動アンプ２
２の出力端子は、バッファゲート２４を介してフリップ
７０ツブ２６の入力端子に接続されている。フリップフ
ロップ２６の出力端子は、抵抗Ｒ８を介してトランジス
タＴ６のベースニ接続されている。トランジスタＴ６の
コレクタは抵抗Ｒ９を介して出力トランジスタＴ４のベ
ースに接続され、トランジスタＴ６のエミッタは電源供
給線Ｖ０．に接続されている。他の点は第３図と同一で
ある。 次に、上記の如く構成された本実施例の動作を説明する
。 通常は、入力端子Ｖｓのレベル変化に関わらず、Ｖ＞Ｖ
５が成立している。このため、バッファゲート２４及び
フリップ７０ツブ２６の出力は低レベルとなり、トラン
ジスタＴ６がオフ状態になっている。したがって、出力
バッファ回路１２Ａの動作は、第３図の出力バッファ回
路１２の動作と同一になる。 誤って外部出力端子０ＬＩＴを−２，ＯＶに短絡した場
合には、抵抗Ｒ６に過大電流が流れようとする。しかし
、この際、抵抗Ｒ６に流れる電流により電圧Ｖが基準電
圧■、よりも低くなり、バッファゲート２４の出力が高
レベルになる。この高レベルがフリップフロップ２６に
保持され、トランジスタＴ６がオン状態になって、出力
トランジスタＴ４のベース電位が下がり、出力トランジ
スタＴ４がオフ状態になる。 したがって、外部出力端子ＯＵＴの短絡事故による出力
トランジスタＴ４の破壊が防止される。 出力トランジスタＴ５、過電流保護回路２０及び外部出
力端子０ＵＴＸについても上記同様である。 なお、過電流保護回路１８．２０を設けることにより出
力バッファ回路１２Ａが複雑になるが、半導体集積回路
１０Ａ全体に対する出力バッファ回路１２Ａのチップ面
積占有率は小さいので、半導体集積回路の複雑化は無視
できる。 また、上記実施例では、過電流保護回路Ｉ８及び２０を
ＥＣＬ回路に適用した場合を説明したが第４図に示すよ
うな５ＣＦＬ回路にも同様に適用できることは勿論であ
る。
以上説明した如く、本発明に係る半導体集積回路では、
誤って外部出力端子を短絡しても、出力トランジスタが
オフ状態になるので、過大電流が出力トランジスタに流
れて出力トランジスタが破壊されるのを防止でき、した
がって、外部出力端子の短絡による半導体集積回路の不
良化を防止することができるという効果を奏し、半導体
集積回路の信頼性向上に寄与するところが大きい。
誤って外部出力端子を短絡しても、出力トランジスタが
オフ状態になるので、過大電流が出力トランジスタに流
れて出力トランジスタが破壊されるのを防止でき、した
がって、外部出力端子の短絡による半導体集積回路の不
良化を防止することができるという効果を奏し、半導体
集積回路の信頼性向上に寄与するところが大きい。
第１図は本発明に係る半導体集積回路の原理構成を示す
ブロック図、 第２図は本発明の一実施例に係り、Ｅ ＣＬ出力バッフ
ァ回路を備えた半導体集積回路の要部回路図である。 第３図及び第４図は従来例に係り、 第３図はＥＣＬ出力バッファ回路を備えた半導体集積回
路の要部回路図、 第４図は５ＣＦＬ出力バッファ回路を備えた半導体集積
回路の要部回路図である。 図中、 ｌ０１ＩＯＡ、ＩＯＢは半導体集積回路１２．１２Ａ、
１２１は出力バッファ回路１６は電流源 １８．２０は過電流保護回路 ２２は差動アンプ ２４はバッファゲート ２６はフリップフロップ ＯＵＴ、○ＵＴＩＳＯＵＴＸ、０ＵＴＩＸは外１ 半導
体集積回路 ２：出力バッファ回路 第 図 ＵＴＸ 第３図
ブロック図、 第２図は本発明の一実施例に係り、Ｅ ＣＬ出力バッフ
ァ回路を備えた半導体集積回路の要部回路図である。 第３図及び第４図は従来例に係り、 第３図はＥＣＬ出力バッファ回路を備えた半導体集積回
路の要部回路図、 第４図は５ＣＦＬ出力バッファ回路を備えた半導体集積
回路の要部回路図である。 図中、 ｌ０１ＩＯＡ、ＩＯＢは半導体集積回路１２．１２Ａ、
１２１は出力バッファ回路１６は電流源 １８．２０は過電流保護回路 ２２は差動アンプ ２４はバッファゲート ２６はフリップフロップ ＯＵＴ、○ＵＴＩＳＯＵＴＸ、０ＵＴＩＸは外１ 半導
体集積回路 ２：出力バッファ回路 第 図 ＵＴＸ 第３図
Claims (1)
- 【特許請求の範囲】 制御端子に加えられる電圧に応じた電流が一端と他端と
の間に流れ、該一端が外部出力端子（ＯＵＴ）に接続さ
れた出力トランジスタ（３）と、該出力トランジスタの
該他端と電源供給線との間に接続された過大電流検出用
抵抗（４）と、該出力トランジスタの該他端の電圧Ｖと
基準電圧Ｖ＿ｓとを比較する比較回路（５）と、該比較
回路でＶ＜Ｖ＿ｓが検出されたことを記憶する記憶回路
（６）と、 該記憶回路が該検出を記憶している間のみ、該出力トラ
ンジスタのベース電位を低くして該出力トランジスタを
オフ状態にする制御回路（７）とを備えた出力バッファ
回路（２）を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249302A JPH04127714A (ja) | 1990-09-19 | 1990-09-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249302A JPH04127714A (ja) | 1990-09-19 | 1990-09-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127714A true JPH04127714A (ja) | 1992-04-28 |
Family
ID=17190961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249302A Pending JPH04127714A (ja) | 1990-09-19 | 1990-09-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005017728A1 (en) * | 2003-08-14 | 2005-02-24 | Infineon Technologies Ag | Modifying clock signals output by an integrated circuit |
-
1990
- 1990-09-19 JP JP2249302A patent/JPH04127714A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005017728A1 (en) * | 2003-08-14 | 2005-02-24 | Infineon Technologies Ag | Modifying clock signals output by an integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6229216A (ja) | シユミツト回路 | |
| JPH05268031A (ja) | 調整されたｂｉｃｍｏｓ出力バッファ | |
| US4140977A (en) | Signal translation circuits | |
| JPH04127714A (ja) | 半導体集積回路 | |
| JP2546004B2 (ja) | レベル変換回路 | |
| JPH03296666A (ja) | ウインドウコンパレータ | |
| JPH021612A (ja) | Ｅｃｌ−ｔｔｌ回路 | |
| JP2754906B2 (ja) | 半導体集積回路 | |
| JPS598432A (ja) | トランジスタ回路 | |
| US5221889A (en) | Bidirectional current mirrors and method for bidirectional current conduction | |
| JPS5839284A (ja) | インバ−タ回路 | |
| JPH04170222A (ja) | Ｅｃｌ論理回路 | |
| JP2003198298A (ja) | クランプ回路 | |
| JPS595744A (ja) | スイツチング回路 | |
| JPH0351780A (ja) | 集積された回路装置 | |
| JPH04225618A (ja) | 比較回路 | |
| JP3153041B2 (ja) | 論理回路 | |
| JPS6046572B2 (ja) | 電源投入時誤動作防止回路 | |
| JPS61998A (ja) | サンプル・ホールド回路 | |
| JPS58146134A (ja) | 論理回路用入力回路 | |
| JPS605311A (ja) | 集積回路の内部電源回路 | |
| JPH04101510A (ja) | 論理回路 | |
| JPH04162817A (ja) | ラッチ回路 | |
| JPH0316644B2 (ja) | ||
| JPS63299507A (ja) | カレントミラ−回路 |