JPH04127782A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH04127782A JPH04127782A JP2249398A JP24939890A JPH04127782A JP H04127782 A JPH04127782 A JP H04127782A JP 2249398 A JP2249398 A JP 2249398A JP 24939890 A JP24939890 A JP 24939890A JP H04127782 A JPH04127782 A JP H04127782A
- Authority
- JP
- Japan
- Prior art keywords
- data
- digital video
- video data
- fade
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- Prior art date
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- Pending
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- Image Processing (AREA)
- Studio Circuits (AREA)
- Processing Of Color Television Signals (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はビデオ編集機等に用いられ、２種類の映像信
号による映像において一方の映像をフェードイン（Ｆａ
ｄｅ Ｉｎ） Ｌ、他方の映像をフェードアウト（Ｆａ
ｄｅ ０ｕｔ）するディゾルブ（ｄｉｓｓｏｌｖｅ）処
理の画像処理装置に関するものである。
号による映像において一方の映像をフェードイン（Ｆａ
ｄｅ Ｉｎ） Ｌ、他方の映像をフェードアウト（Ｆａ
ｄｅ ０ｕｔ）するディゾルブ（ｄｉｓｓｏｌｖｅ）処
理の画像処理装置に関するものである。
［従 来 例］
従来、この種の画像処理装置において、２種類の映像の
一方をフェードインし、他方をフェードアウトするディ
ゾルブがアナログ処理によって行われていた。
一方をフェードインし、他方をフェードアウトするディ
ゾルブがアナログ処理によって行われていた。
その画像処理装置によるフェードイン、フェードアウト
には、例えばスライド式の可変抵抗（アッテネータ）を
用いていることから、安価に済ませられるが、その可変
抵抗値をスライド操作で変え、例えば手動で変えている
ため、操作が煩わしいという欠点があった。
には、例えばスライド式の可変抵抗（アッテネータ）を
用いていることから、安価に済ませられるが、その可変
抵抗値をスライド操作で変え、例えば手動で変えている
ため、操作が煩わしいという欠点があった。
［発明が解決しようとする課題］
そこで、上記画像処理装置にあっては、フェートインお
よびフェートアウトを自動化しようとした場合、上記フ
ェートインおよびフェードアウトのアナログコントロー
ルをディジタルで行なうことになるが、ノイズに種々注
意を払って設計や製造等をしなければならないという問
題点が生しる。
よびフェートアウトを自動化しようとした場合、上記フ
ェートインおよびフェードアウトのアナログコントロー
ルをディジタルで行なうことになるが、ノイズに種々注
意を払って設計や製造等をしなければならないという問
題点が生しる。
この発明は上記課題に鑑みなされたものであり、その目
的は２種類の映像をアナログでなく、ディジタル映像デ
ータを用いてそれぞれフェードイン／アウトし、ディゾ
ルブをディジタル処理で可能とし、ノイズの考慮を必要
とせず、しかも部品点数を少なくし、安価にできるよう
にした画像処理装置を提供することにある。
的は２種類の映像をアナログでなく、ディジタル映像デ
ータを用いてそれぞれフェードイン／アウトし、ディゾ
ルブをディジタル処理で可能とし、ノイズの考慮を必要
とせず、しかも部品点数を少なくし、安価にできるよう
にした画像処理装置を提供することにある。
［課題を解決するための手段］
上記目的を達成するために、この発明は、映像信号によ
る２種類のディジタル映像データの一方を漸次増加し、
他方を漸次減少し、その２種類のディジタル映像データ
による映像をディゾルブ処理する画像処理装置であって
、上記ディジタル映像データのビット数に対応し、漸次
減少しているデータあるいは漸次増加しているデータを
予め０番地から最大番地の複数領域に順次記憶している
第１のメモリおよび第２のメモリと、上記第１および第
２のメモリの上位アドレスをそれぞれ逆に出力し、かつ
、それぞれの下位アドレスを上記−方のディジタル映像
データおよび他方のディジタル映像データとし、上記映
像信号の■同期毎に上記上位アドレスを切り替え、該上
位アドレスと上記下位アドレスにより、上記第１および
第２のメモリの複数の領域のデータを順次読み出し可能
とするマイクロコンピュータと、この第１および第２の
メモリから読み出されたデータを加算し、方をフェード
インし、他方をフェードアウトしたディゾルブ用データ
を出力する加算器とを備え、この加算器にて得たデータ
により、上記ディジタル映像データによる２種類の映像
をディゾルブ可能としたことを要旨とする。
る２種類のディジタル映像データの一方を漸次増加し、
他方を漸次減少し、その２種類のディジタル映像データ
による映像をディゾルブ処理する画像処理装置であって
、上記ディジタル映像データのビット数に対応し、漸次
減少しているデータあるいは漸次増加しているデータを
予め０番地から最大番地の複数領域に順次記憶している
第１のメモリおよび第２のメモリと、上記第１および第
２のメモリの上位アドレスをそれぞれ逆に出力し、かつ
、それぞれの下位アドレスを上記−方のディジタル映像
データおよび他方のディジタル映像データとし、上記映
像信号の■同期毎に上記上位アドレスを切り替え、該上
位アドレスと上記下位アドレスにより、上記第１および
第２のメモリの複数の領域のデータを順次読み出し可能
とするマイクロコンピュータと、この第１および第２の
メモリから読み出されたデータを加算し、方をフェード
インし、他方をフェードアウトしたディゾルブ用データ
を出力する加算器とを備え、この加算器にて得たデータ
により、上記ディジタル映像データによる２種類の映像
をディゾルブ可能としたことを要旨とする。
［作 用コ
上記構成としたので、上記マイクロコンピュータからは
、第１のメモリの上位アドレス（００（）Ｉ））が出力
されるとともに、第２のメモリの上位アドレス（２５６
（Ｈ））が出力される。さらに、それら上位アドレスは
Ｖ同期毎に切り替えられ、例えば第１のメモリのアドレ
スは（ＯＩＸＸ（）Ｉ））、（０２ＸＸ（Ｈ））、−・
・（ＦＦＸＸ（）ｌ））の順に切り替えられ、第２のメ
モリのアトＬ／Ｘは（ＦＦ（Ｈ））から（ＦＥｘｘ（Ｈ
））、＝−、（０２ＸＸ（）Ｉ））。
、第１のメモリの上位アドレス（００（）Ｉ））が出力
されるとともに、第２のメモリの上位アドレス（２５６
（Ｈ））が出力される。さらに、それら上位アドレスは
Ｖ同期毎に切り替えられ、例えば第１のメモリのアドレ
スは（ＯＩＸＸ（）Ｉ））、（０２ＸＸ（Ｈ））、−・
・（ＦＦＸＸ（）ｌ））の順に切り替えられ、第２のメ
モリのアトＬ／Ｘは（ＦＦ（Ｈ））から（ＦＥｘｘ（Ｈ
））、＝−、（０２ＸＸ（）Ｉ））。
（ＯＯＸＸ（Ｈ））の順に切り替えられる。また、第１
および第２のメモリの下位アドレスが一方のディジタル
映像データおよび他方のディジタル映像データにされる
。
および第２のメモリの下位アドレスが一方のディジタル
映像データおよび他方のディジタル映像データにされる
。
そして、第１および第２のメモリの複数領域（例えば２
５６領域）には予め漸次減少しているデータあるいは漸
次増加しているデータが順次記憶されている。したがっ
て、それぞれ逆の上位アドレスと２つのディジタル映像
データにより、フェートアウトデータおよびフェードイ
ンデータがそれぞれ第１および第２のメモリから読み出
される。
５６領域）には予め漸次減少しているデータあるいは漸
次増加しているデータが順次記憶されている。したがっ
て、それぞれ逆の上位アドレスと２つのディジタル映像
データにより、フェートアウトデータおよびフェードイ
ンデータがそれぞれ第１および第２のメモリから読み出
される。
これらフェートアウトデータおよびフェードインデータ
が加算器にて加算されることから、２つのディジタル映
像データのディゾルブ用データが得られる。
が加算器にて加算されることから、２つのディジタル映
像データのディゾルブ用データが得られる。
［実 施 例］
以下、この発明の実施例を第１図乃至第３図に基づいて
説明する。
説明する。
第１図および第２図において、画像処理装置には、２種
類のディジタル映像データＡ、Ｂのビット数（例えば８
ビツト）に対応し、漸次減少しているデータあるいは漸
次増加しているデータを予め０番地（００００（Ｈ））
から最大番地（例えばＦＦＦＦ （Ｈ） ）の複数領域
（２５６領域）に順次記憶している第１および第２のＲ
ＯＭ（メモリ；ルックアップテーブル）１．２と、それ
ら第１および第２のＲＯＭＩ、２の上位アドレス（例え
ば０ＯＸＸ（Ｈ）からＦＦＸＸ（Ｈ））をそれぞれ逆に
出力し、その下位アドレスを上記２種類のディジタル映
像データＡ、Ｂとし、上位アドレスをＶ同期毎に切り替
えて上記第１および第２のメモリ１，２の複数領域のデ
ータを順次読み出し可能とするマイクロコンピュータと
、それら第１および第２のＲＯＭＩ、２から読み出され
たデータを加算し、この加算したデータをディゾルブ用
データとして出力する加算器４とが備えられている。
類のディジタル映像データＡ、Ｂのビット数（例えば８
ビツト）に対応し、漸次減少しているデータあるいは漸
次増加しているデータを予め０番地（００００（Ｈ））
から最大番地（例えばＦＦＦＦ （Ｈ） ）の複数領域
（２５６領域）に順次記憶している第１および第２のＲ
ＯＭ（メモリ；ルックアップテーブル）１．２と、それ
ら第１および第２のＲＯＭＩ、２の上位アドレス（例え
ば０ＯＸＸ（Ｈ）からＦＦＸＸ（Ｈ））をそれぞれ逆に
出力し、その下位アドレスを上記２種類のディジタル映
像データＡ、Ｂとし、上位アドレスをＶ同期毎に切り替
えて上記第１および第２のメモリ１，２の複数領域のデ
ータを順次読み出し可能とするマイクロコンピュータと
、それら第１および第２のＲＯＭＩ、２から読み出され
たデータを加算し、この加算したデータをディゾルブ用
データとして出力する加算器４とが備えられている。
この場合、第２図に示されているように、第１および第
２のＲＯＭＩ、２は、例えばそれぞれ２５６領域に分け
られており、アドレス（００００（Ｈ））から（ＯＯＦ
Ｆ（Ｈ））のデータ（１）領域には（００（Ｈ））、（
０１（Ｈ））。
２のＲＯＭＩ、２は、例えばそれぞれ２５６領域に分け
られており、アドレス（００００（Ｈ））から（ＯＯＦ
Ｆ（Ｈ））のデータ（１）領域には（００（Ｈ））、（
０１（Ｈ））。
（０２（）Ｉ））、・・・、 （ＦＤ（Ｈ）） 、 （
ＦＥ（Ｈ）） 、 （ＦＦ（Ｈ））のデータが書き込ま
れており、そのアドレスの大きい領域にはそれぞれ漸次
減少したデータ、つまり上位アドレスが１つ大きくなる
毎に、−１したデータが書き込まれており、最大アドレ
スのデータ（２５６）領域には全て（００（Ｈ））のデ
ータが書き込まれている。
ＦＥ（Ｈ）） 、 （ＦＦ（Ｈ））のデータが書き込ま
れており、そのアドレスの大きい領域にはそれぞれ漸次
減少したデータ、つまり上位アドレスが１つ大きくなる
毎に、−１したデータが書き込まれており、最大アドレ
スのデータ（２５６）領域には全て（００（Ｈ））のデ
ータが書き込まれている。
次に、上記構成の画像処理装置の動作を第３のタイムチ
ャートを参照して説明する。なお、上記２種類のディジ
タル映像データＡ、Ｂは入力前で同一の同期で得られて
いる。
ャートを参照して説明する。なお、上記２種類のディジ
タル映像データＡ、Ｂは入力前で同一の同期で得られて
いる。
まず、入力ディジタル映像データＡをフェートアウト（
Ｆａｄｅ ０ｕｔ） Ｌ、人力ディジタル映像データＢ
をフェートイン（Ｆａｄｅ Ｉｎ）するディゾルブの指
示が出されたものとする。すると、同図（ｂ）に示され
ているように、マイクロコンピュータ３からは上記第１
のＲＯＭＩの上位アドレスが出力されるが、このアドレ
スは■同期毎にその値が大きくなる。すなわち、その上
位アドレス（９ビツト目から１６ビツト目）は、そのり
同期期間に（００（Ｈ））。
Ｆａｄｅ ０ｕｔ） Ｌ、人力ディジタル映像データＢ
をフェートイン（Ｆａｄｅ Ｉｎ）するディゾルブの指
示が出されたものとする。すると、同図（ｂ）に示され
ているように、マイクロコンピュータ３からは上記第１
のＲＯＭＩの上位アドレスが出力されるが、このアドレ
スは■同期毎にその値が大きくなる。すなわち、その上
位アドレス（９ビツト目から１６ビツト目）は、そのり
同期期間に（００（Ｈ））。
（０１（Ｈ））、（０２（Ｈ））、・・・、 （ＦＤ
（Ｈ）） 、 （ＦＥ （Ｈ） ）、 （ＦＦ （Ｈ）
）に切り替えられる。また、同図（ｃ）に示されている
ように、マイクロコンピュータ３からは上記第２のＲＯ
Ｍ２の上位アドレスが出力されるが、このアドレスはＶ
同期毎にその値が小さくなる。すなわち、その上位アド
レス（９ビツト目から１６ビツト目）は、そのり同期期
間に（ＦＦ（Ｈ））、 （ＦＥ（Ｈ））。
（Ｈ）） 、 （ＦＥ （Ｈ） ）、 （ＦＦ （Ｈ）
）に切り替えられる。また、同図（ｃ）に示されている
ように、マイクロコンピュータ３からは上記第２のＲＯ
Ｍ２の上位アドレスが出力されるが、このアドレスはＶ
同期毎にその値が小さくなる。すなわち、その上位アド
レス（９ビツト目から１６ビツト目）は、そのり同期期
間に（ＦＦ（Ｈ））、 （ＦＥ（Ｈ））。
（ＦＤ（）Ｉ））、・・・、 （０２（Ｈ））、 （０
１（Ｈ））、 （００（Ｈ））に切り替えられる。
１（Ｈ））、 （００（Ｈ））に切り替えられる。
一方、第１のＲＯＭ１の下位アドレス（１ビツト目から
８ビツト目）がそのディジタル映像データＡであり、第
２のＲＯＭ２の下位アドレスがそのディジタル映像デー
タＢであることから、最初にそれぞれ２５６領域のうち
のデータ（１）領域およびデータ（２５６）領域のデー
タが読み出される。すなわち、ディジタル映像データＡ
に対しては同じデータが読み出され、ディジタル映像デ
ータＢに対しては全て（００（Ｈ））のデータが読み出
される。
８ビツト目）がそのディジタル映像データＡであり、第
２のＲＯＭ２の下位アドレスがそのディジタル映像デー
タＢであることから、最初にそれぞれ２５６領域のうち
のデータ（１）領域およびデータ（２５６）領域のデー
タが読み出される。すなわち、ディジタル映像データＡ
に対しては同じデータが読み出され、ディジタル映像デ
ータＢに対しては全て（００（Ｈ））のデータが読み出
される。
さらに、■同期毎に、第１のＲＯＭ１のアドレスがそれ
ぞれデータ（２）領域、（３）、・・・、（２５４）、
（２５５）、（２５６）の順になり、第２のメモリ２の
アドレスがそれぞれデータ（２５６）領域、（２５５）
、・・・（３）、（２）、（１）の順になることから、
ディジタル映像データＡに対しては同じデータから徐々
に暗い映像のデータが読み出され、最後に「黒」となる
データが読み出され、逆にディジタル映像データＢに対
しては「黒」から徐々に明るい映像のデータが読み呂さ
れ、最後に同じデータが読み出される。
ぞれデータ（２）領域、（３）、・・・、（２５４）、
（２５５）、（２５６）の順になり、第２のメモリ２の
アドレスがそれぞれデータ（２５６）領域、（２５５）
、・・・（３）、（２）、（１）の順になることから、
ディジタル映像データＡに対しては同じデータから徐々
に暗い映像のデータが読み出され、最後に「黒」となる
データが読み出され、逆にディジタル映像データＢに対
しては「黒」から徐々に明るい映像のデータが読み呂さ
れ、最後に同じデータが読み出される。
続いて、第１および第２のＲＯＭ１．２から読み出され
たデータは加算器４にて加算され、しかもその加算され
るデータがＶ同期毎をフェードアウトおよびフェートイ
ンされていることから、その加算により一方をフェート
アウトし、他方をフェートインするディゾルブ用データ
が得られる。
たデータは加算器４にて加算され、しかもその加算され
るデータがＶ同期毎をフェードアウトおよびフェートイ
ンされていることから、その加算により一方をフェート
アウトし、他方をフェートインするディゾルブ用データ
が得られる。
このように、ディゾルブ処理をディジタルデータで行な
うようにしたので、ノイズの影響を受けず、良好なディ
ゾルブの映像を得ることができ、しかもＲＯＭ、マイク
ロコンピュータおよび加算器だけの回路構成でよいこと
から、安価に済ませられ、実用化が容易にできるという
効果がある。
うようにしたので、ノイズの影響を受けず、良好なディ
ゾルブの映像を得ることができ、しかもＲＯＭ、マイク
ロコンピュータおよび加算器だけの回路構成でよいこと
から、安価に済ませられ、実用化が容易にできるという
効果がある。
なお、上記実施例では、ディジタル映像データＡによる
映像Ａをフェードアウトし、ディジタル映像データＢに
よる映像Ｂをフェードインするディゾルブの場合を例に
して説明した、映像Ａをフェードインし、映像Ｂをフェ
ードアウトすることも可能であり、この場合第１および
第２のＲＯＭ１．２に入力するディジタル映像データＡ
、Ｂを逆にするか、あるいはマイクロコンピュータ３か
らの互いに逆の上位アドレスを逆にすればよい。
映像Ａをフェードアウトし、ディジタル映像データＢに
よる映像Ｂをフェードインするディゾルブの場合を例に
して説明した、映像Ａをフェードインし、映像Ｂをフェ
ードアウトすることも可能であり、この場合第１および
第２のＲＯＭ１．２に入力するディジタル映像データＡ
、Ｂを逆にするか、あるいはマイクロコンピュータ３か
らの互いに逆の上位アドレスを逆にすればよい。
［発明の効果コ
以上説明したように、この発明の画像処理装置によれば
、フェートアウトおよびフェートインのデータを複数に
分けた各領域に順次記憶している第１および第２のＲＯ
Ｍ１．２をルックアップテーブルとして用い、第１およ
び第２のＲＯＭ １ 。
、フェートアウトおよびフェートインのデータを複数に
分けた各領域に順次記憶している第１および第２のＲＯ
Ｍ１．２をルックアップテーブルとして用い、第１およ
び第２のＲＯＭ １ 。
２の上位アドレスをそれぞれ逆とし、かつ、■同期毎に
それら上位アドレスの値を大きくおよび小さくし、一方
のディジタル映像データを第１のＲＯＭＩの下位アドレ
スにするとともに、他方のディジタル映像データを第２
のＲＯＭ２の下位アドレスとして、これら下位アドレス
と上記上位アドレスにより、漸次増加しているデータお
よび漸次減少しているデータを読み出し、これらを加算
してディゾルブ用データを出力するようにしたので、２
種類のディジタル映像データにより、ディゾルブをディ
ジタル処理で行なうことができることから、ノイズの影
響を受けず、良好なディゾルブの映像を得ることができ
、しかも簡単な回路構成で済ませられることから、低コ
スト化が図れ、実用化が可能となるという効果がある。
それら上位アドレスの値を大きくおよび小さくし、一方
のディジタル映像データを第１のＲＯＭＩの下位アドレ
スにするとともに、他方のディジタル映像データを第２
のＲＯＭ２の下位アドレスとして、これら下位アドレス
と上記上位アドレスにより、漸次増加しているデータお
よび漸次減少しているデータを読み出し、これらを加算
してディゾルブ用データを出力するようにしたので、２
種類のディジタル映像データにより、ディゾルブをディ
ジタル処理で行なうことができることから、ノイズの影
響を受けず、良好なディゾルブの映像を得ることができ
、しかも簡単な回路構成で済ませられることから、低コ
スト化が図れ、実用化が可能となるという効果がある。
第１図はこの発明の一実施例を示す画像処理装置の概略
的ブロック図、第２図は上記画像処理装置に用いら九る
メモリの模式図、第３図は上記画像処理装置の動作を説
明するためのタイムチャート図である。 図中、１は第１のＲＯＭ（メモリ）、２は第２のＲＯＭ
（メモリ）、３はマイクロコンピュータ、４は加算器で
ある。 特許出願人 株式会社 富士通ゼネラル代理人 弁理
士 大 原 拓 也
的ブロック図、第２図は上記画像処理装置に用いら九る
メモリの模式図、第３図は上記画像処理装置の動作を説
明するためのタイムチャート図である。 図中、１は第１のＲＯＭ（メモリ）、２は第２のＲＯＭ
（メモリ）、３はマイクロコンピュータ、４は加算器で
ある。 特許出願人 株式会社 富士通ゼネラル代理人 弁理
士 大 原 拓 也
Claims (1)
- （１）映像信号による２種類のディジタル映像データの
一方を漸次増加し、他方を漸次減少し、その２種類のデ
ィジタル映像データによる映像をディゾルブ可能とする
画像処理装置であって、前記ディジタル映像データのビ
ット数に対応し、漸次減少しているデータあるいは漸次
増加しているしているデータを予め０番地から最大番地
の複数領域に順次記憶している第１のメモリおよび第２
のメモリと、 前記第１および第２のメモリの上位アドレスをそれぞれ
逆に出力し、かつ、それぞれの下位アドレスを前記一方
のディジタル映像データおよび他方のディジタル映像デ
ータとし、前記映像信号のり同期毎に前記上位アドレス
を切り替え、該上位アドレスと前記下位アドレスとによ
り、前記第１および第２のメモリの複数の領域のデータ
を順次読み出し可能とするマイクロコンピュータと、該
第１および第２のメモリから読み出されたデータを加算
し、一方をフェードアウトし、他方をフェードインする
ディゾルブ用データを出力する加算器とを備えたことを
特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249398A JPH04127782A (ja) | 1990-09-19 | 1990-09-19 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249398A JPH04127782A (ja) | 1990-09-19 | 1990-09-19 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127782A true JPH04127782A (ja) | 1992-04-28 |
Family
ID=17192398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249398A Pending JPH04127782A (ja) | 1990-09-19 | 1990-09-19 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127782A (ja) |
-
1990
- 1990-09-19 JP JP2249398A patent/JPH04127782A/ja active Pending
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