JPH0447867A - フェード処理装置 - Google Patents
フェード処理装置Info
- Publication number
- JPH0447867A JPH0447867A JP15678890A JP15678890A JPH0447867A JP H0447867 A JPH0447867 A JP H0447867A JP 15678890 A JP15678890 A JP 15678890A JP 15678890 A JP15678890 A JP 15678890A JP H0447867 A JPH0447867 A JP H0447867A
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- JP
- Japan
- Prior art keywords
- data
- fade
- address
- memory
- video signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はビデオ編集機等に用いられ、映像信号等のレ
ベルをそれぞれ徐々に増加し、あるいは減少し、映像や
音量をフェードイン／フェードアウト（ｆａｄｅ ｉｎ
／ｆａｄｅ ｏｕｔ）するフェード処理装置に係り、更
に詳しくはその漸次増加あるいは漸次減少を゛ディジタ
ル処理で行なうようにしたフェード処理装置に関するも
のである。
ベルをそれぞれ徐々に増加し、あるいは減少し、映像や
音量をフェードイン／フェードアウト（ｆａｄｅ ｉｎ
／ｆａｄｅ ｏｕｔ）するフェード処理装置に係り、更
に詳しくはその漸次増加あるいは漸次減少を゛ディジタ
ル処理で行なうようにしたフェード処理装置に関するも
のである。
［発明の技術］
従来、この種のフェード（Ｆａｄｅ）処理装置は、例え
ばアナログ式である場合、スライド式の可変抵抗（アッ
テネータ）に映像信号等を久方し、その可変抵抗値を変
えることにより、つまり０％から１００％までの利得を
制御することにより、その信号のレベルを変え、この信
号を混合するようになっている。
ばアナログ式である場合、スライド式の可変抵抗（アッ
テネータ）に映像信号等を久方し、その可変抵抗値を変
えることにより、つまり０％から１００％までの利得を
制御することにより、その信号のレベルを変え、この信
号を混合するようになっている。
［発明が解決しようとする課題］
そのフェード処理装置によるフェードイン、フェードア
ウトには、スライド式の可変抵抗を用いているため、安
価であるが、可変抵抗値をスライド操作で度える、つま
り手動に頼らざるを得なかった・ ところで、ビデオ編集機等はディジタル化が盛んに行わ
れるようになり、上記フェード処理装置もディジタル演
算処理にて可能になっている。
ウトには、スライド式の可変抵抗を用いているため、安
価であるが、可変抵抗値をスライド操作で度える、つま
り手動に頼らざるを得なかった・ ところで、ビデオ編集機等はディジタル化が盛んに行わ
れるようになり、上記フェード処理装置もディジタル演
算処理にて可能になっている。
しかしながら、上記ディジタル演算によるフェード処理
装置はアナログと比較して、複雑な回路構成、高コスト
になるという問題点があった。
装置はアナログと比較して、複雑な回路構成、高コスト
になるという問題点があった。
この発明は上記問題点に鑑みなされたものであり、その
目的はディジタル処理によりフェードイン／アウトを行
なうことができ、回路の部品点数が少なく、安価にでき
るようにしたフェード処理装置を提供することにある。
目的はディジタル処理によりフェードイン／アウトを行
なうことができ、回路の部品点数が少なく、安価にでき
るようにしたフェード処理装置を提供することにある。
［問題点を解決するための手段］
上記目的を達成するために、この発明は、映像信号のレ
ベルを漸次増加あるいは漸次減少し、その映像のフェー
ドイン、フェードアウトを可能とするフェード処理装置
において、上記映像信号のディジタル映像データのビッ
ト数に対応して、漸次増加し、あるいは漸次減少したデ
ータを予めＯ番地あるいは最大番地から順次に複数の領
域に分けて記憶しているメモリと、上記フェードイン、
フェードアウトの指示により、上記メモリの上位アドレ
スを出力し、かつ、上記映像信号のＶ同期毎にそのメモ
リの複数の領域を順次指定するマイクロコンピュータと
を備え、上記映像信号のディジタル映像データを上記メ
モリの下位アドレスとし、この下位アドレスと上記マイ
クロコンピュータからの上位アドレスとにより、上記映
像信号のＶ同期毎に上記複数領域を順次指定し、この指
定領域のデータを読み出し、映像データとして出力する
ようにしたことを要旨とする。
ベルを漸次増加あるいは漸次減少し、その映像のフェー
ドイン、フェードアウトを可能とするフェード処理装置
において、上記映像信号のディジタル映像データのビッ
ト数に対応して、漸次増加し、あるいは漸次減少したデ
ータを予めＯ番地あるいは最大番地から順次に複数の領
域に分けて記憶しているメモリと、上記フェードイン、
フェードアウトの指示により、上記メモリの上位アドレ
スを出力し、かつ、上記映像信号のＶ同期毎にそのメモ
リの複数の領域を順次指定するマイクロコンピュータと
を備え、上記映像信号のディジタル映像データを上記メ
モリの下位アドレスとし、この下位アドレスと上記マイ
クロコンピュータからの上位アドレスとにより、上記映
像信号のＶ同期毎に上記複数領域を順次指定し、この指
定領域のデータを読み出し、映像データとして出力する
ようにしたことを要旨とする。
［作 用］
上記構成としたので、入力ディジタル映像データが８ビ
ツトである場合、例えばアドレス“００００”から“Ｆ
ＦＦＦ”のメモリを２５６の領域に分け、この２５６領
域に漸次増加あるいは漸次減少したデータを書き込んで
おく、つまり、アドレス“００００”から“０ＯＦＦ“
の領域には全て（００）のデータを書き込む、アドレス
が大きくなるにしたがってそのデータの値を大きくし、
最後の領域（アドレス“ＦＦ０Ｏ”から“ＦＦＦＦ”）
には（００） 、 （０１）、 （０２） 、・・・、
（ＦＥ） 、 （ＦＦ）のデータを書き込んでおく、
そして、入力映像データをそのメモリの下位アドレス（
８ビツト）とし、そのメモリの上位アドレス（８ビツト
）をマイクロコンピュータから出力し、かつ、このマイ
クロコンピュータからのアドレスを上記映像データを得
た映像信号のＶ同期毎にアップする。すると、そのＶ同
期毎に、入力ディジタル映像データを漸次増加したデー
タが得られ、フェードイン効果が得られる。
ツトである場合、例えばアドレス“００００”から“Ｆ
ＦＦＦ”のメモリを２５６の領域に分け、この２５６領
域に漸次増加あるいは漸次減少したデータを書き込んで
おく、つまり、アドレス“００００”から“０ＯＦＦ“
の領域には全て（００）のデータを書き込む、アドレス
が大きくなるにしたがってそのデータの値を大きくし、
最後の領域（アドレス“ＦＦ０Ｏ”から“ＦＦＦＦ”）
には（００） 、 （０１）、 （０２） 、・・・、
（ＦＥ） 、 （ＦＦ）のデータを書き込んでおく、
そして、入力映像データをそのメモリの下位アドレス（
８ビツト）とし、そのメモリの上位アドレス（８ビツト
）をマイクロコンピュータから出力し、かつ、このマイ
クロコンピュータからのアドレスを上記映像データを得
た映像信号のＶ同期毎にアップする。すると、そのＶ同
期毎に、入力ディジタル映像データを漸次増加したデー
タが得られ、フェードイン効果が得られる。
また、上記マイクロコンピュータからのアドレスをその
Ｖ同期毎にダウンするか、あるいは予めメモリに書き込
んでおくデータを漸次減少したデータとすることにより
、フェードアウト効果が得られる。
Ｖ同期毎にダウンするか、あるいは予めメモリに書き込
んでおくデータを漸次減少したデータとすることにより
、フェードアウト効果が得られる。
［実 施 例〕
以下、この発明の実施例を第１図乃至第３図に基づいて
説明する。
説明する。
第１図および第２図において、フェード処理装置には、
上記映像信号のディジタル映像データのビット数（例え
ば８ビツト）に対応し、その映像データを漸次増加し、
あるいは漸次減少したデータ（例えば８ビツト）を０番
地（例えばｏｏｏｏ）あるいは最大番地（例えばＦＦＦ
Ｆ）から順次に複数の領域（例えば２５６の領域）に分
けて記憶しているメモリ部（ＲＯＭ；ルックアップテー
ブル）１と、外部等からの７エードイン、フェードアウ
トの指示により、上記メモリの上位アドレＸ （ＯＯＸ
Ｘ、０ＩＸＸ、−、ＦＥＸＸ。
上記映像信号のディジタル映像データのビット数（例え
ば８ビツト）に対応し、その映像データを漸次増加し、
あるいは漸次減少したデータ（例えば８ビツト）を０番
地（例えばｏｏｏｏ）あるいは最大番地（例えばＦＦＦ
Ｆ）から順次に複数の領域（例えば２５６の領域）に分
けて記憶しているメモリ部（ＲＯＭ；ルックアップテー
ブル）１と、外部等からの７エードイン、フェードアウ
トの指示により、上記メモリの上位アドレＸ （ＯＯＸ
Ｘ、０ＩＸＸ、−、ＦＥＸＸ。
ＦＦＸＸ）を出力し、かつ、上記映像信号のＶ同期毎に
そのメモリの複数の領域を順次指定するマイクロコンピ
ュータ２とが備えられている。また、メモリ部１の下位
アトＬ／ Ｘ （ＸＸＯＯ，ＸＸ０Ｉ、−、ＸＸＦＥ、
ＸＸＦＦ）は、上記映像信号のディジタル映像データに
なっている。
そのメモリの複数の領域を順次指定するマイクロコンピ
ュータ２とが備えられている。また、メモリ部１の下位
アトＬ／ Ｘ （ＸＸＯＯ，ＸＸ０Ｉ、−、ＸＸＦＥ、
ＸＸＦＦ）は、上記映像信号のディジタル映像データに
なっている。
さらに、メモリ部１は、例えば２５６領域に分けた場合
、アドレス（ｏｏｏｏ）から（ＯＯＦＦ）の１領域（デ
ータ（１））には（００）のデータが書き込まれておリ
、そのアドレスが大きい領域には漸次増加しているデー
タが書き込まれており、アドレス（ＦＦＯＯ）から（Ｆ
ＦＦＦ）ノ１領域（データ（２５６） ） ニは（００
）。
、アドレス（ｏｏｏｏ）から（ＯＯＦＦ）の１領域（デ
ータ（１））には（００）のデータが書き込まれておリ
、そのアドレスが大きい領域には漸次増加しているデー
タが書き込まれており、アドレス（ＦＦＯＯ）から（Ｆ
ＦＦＦ）ノ１領域（データ（２５６） ） ニは（００
）。
（０１）、（０２）、・・・、（ＦＤ）、（ＦＥ）、（
ＦＦ）のデータが書き込まれている。
ＦＦ）のデータが書き込まれている。
次に、上記構成のフェード処理装置の動作を第３のタイ
ムチャートを参照して説明する。
ムチャートを参照して説明する。
まず、映像信号等がディジタルに変換され、ディジタル
映像データが得られており、マイクロコンピュータ２に
はその映像信号等の映像をフェードイン（ｆａｄｅ ｉ
ｎ）する指示が入力されているものとする。
映像データが得られており、マイクロコンピュータ２に
はその映像信号等の映像をフェードイン（ｆａｄｅ ｉ
ｎ）する指示が入力されているものとする。
すると、第３図（ａ）および（ｂ）に示されているよう
に、マイクロコンピュータ２においては、上記映像信号
等の■同期毎にメモリ部１の上位アドレスを出力する。
に、マイクロコンピュータ２においては、上記映像信号
等の■同期毎にメモリ部１の上位アドレスを出力する。
このとき、その上位アドレスは、（ＯＯ）、（０１）、
（０２）、・・・、（Ｆ Ｄ）、（Ｆ Ｅ）、（Ｆ Ｆ
）となり、そのＶ同期毎にメモリ部１の２５６領域が順
次指定されることなる。一方、そのメモリ部１の下位ア
ドレスは、その映像信号のディジタル映像データになっ
ている。
（０２）、・・・、（Ｆ Ｄ）、（Ｆ Ｅ）、（Ｆ Ｆ
）となり、そのＶ同期毎にメモリ部１の２５６領域が順
次指定されることなる。一方、そのメモリ部１の下位ア
ドレスは、その映像信号のディジタル映像データになっ
ている。
そこで、最初のＶ同期で上位アドレスが（００）である
とき、入力ディジタル映像データ（８ビツトデータ）に
より、アドレス（ｏｏｏｏ）から（ＯＯＦＦ）の何れか
が得られ、このアドレスでメモリ部１のデータ（１）内
のデータが読み出され、映像データとして出力される。
とき、入力ディジタル映像データ（８ビツトデータ）に
より、アドレス（ｏｏｏｏ）から（ＯＯＦＦ）の何れか
が得られ、このアドレスでメモリ部１のデータ（１）内
のデータが読み出され、映像データとして出力される。
このとき、そのデータ（１）の領域には例えば（００）
のデータのみが書き込まれているため、入力ディジタル
映像データにかかわらず、出力映像データが（００）と
なる、そして、次のＶ同期で上記アドレスが（０１）に
なり、入力ディジタル映像データ（８ビツトデータ）に
より、アドレス（０１００）から（ＯＩＦＦ）の何れか
が得られ、このアドレスでメモリ部１のデータ（２）内
のデータが読み出され、映像データとして出力される。
のデータのみが書き込まれているため、入力ディジタル
映像データにかかわらず、出力映像データが（００）と
なる、そして、次のＶ同期で上記アドレスが（０１）に
なり、入力ディジタル映像データ（８ビツトデータ）に
より、アドレス（０１００）から（ＯＩＦＦ）の何れか
が得られ、このアドレスでメモリ部１のデータ（２）内
のデータが読み出され、映像データとして出力される。
このとき、そのデータ（２）の領域には上記データ（１
）領域のデータを漸次増加したデータ、例えばアドレス
（ＯＩＦＦ）を（０１）とし、他のアドレスを（００）
としたデータが書き込まれているため、入力ディジタル
映像データが（ＦＦ）であるときのみ（０１）の映像デ
ータが出力される。
）領域のデータを漸次増加したデータ、例えばアドレス
（ＯＩＦＦ）を（０１）とし、他のアドレスを（００）
としたデータが書き込まれているため、入力ディジタル
映像データが（ＦＦ）であるときのみ（０１）の映像デ
ータが出力される。
以下同様の処理が実行され、２５６個目のＶ同期で上位
アドレスが（ＦＦ）になり、入力ディジタル映像データ
（８ビツトデータ）により、アドレス（ＦＦＯＯ）から
（ＦＦＦＦ）の何れかが得られ、このアドレスでメモリ
部１のデータ（２５６）内のデータが読み出され、映像
データとして出力される。このとき、そのデータ（２５
６）領域にはデータ（２５５）領域のデータを漸次増加
したデータ、つまりアドレス（ＦＦＯＯ）から（ＦＦＦ
Ｆ） ４．ニーは（００）から（ＦＦ）のデータが書き
込まれているため、入力ディジタル映像データと同じデ
ータが出力される。
アドレスが（ＦＦ）になり、入力ディジタル映像データ
（８ビツトデータ）により、アドレス（ＦＦＯＯ）から
（ＦＦＦＦ）の何れかが得られ、このアドレスでメモリ
部１のデータ（２５６）内のデータが読み出され、映像
データとして出力される。このとき、そのデータ（２５
６）領域にはデータ（２５５）領域のデータを漸次増加
したデータ、つまりアドレス（ＦＦＯＯ）から（ＦＦＦ
Ｆ） ４．ニーは（００）から（ＦＦ）のデータが書き
込まれているため、入力ディジタル映像データと同じデ
ータが出力される。
このように、メモリ部１を複数領域に分け、この複数の
領域に漸次増加したデータを記憶しておき、その複数領
域を上位アドレスで分け、かつ、映像信号のＶ同期毎に
その上位アドレスをアップするとともに、入力ディジタ
ル映像データをそのメモリ部１の下位アドレスとしたの
で、そのＶ同期毎に漸次増加したデータが読み出され、
映像データとされることから、フェードインした映像デ
ータを得ることができ、しかもメモリ部１およびマイク
ロコンピュータ２だけでよいことから、回路構成が簡単
であり、安価に済ませられる。
領域に漸次増加したデータを記憶しておき、その複数領
域を上位アドレスで分け、かつ、映像信号のＶ同期毎に
その上位アドレスをアップするとともに、入力ディジタ
ル映像データをそのメモリ部１の下位アドレスとしたの
で、そのＶ同期毎に漸次増加したデータが読み出され、
映像データとされることから、フェードインした映像デ
ータを得ることができ、しかもメモリ部１およびマイク
ロコンピュータ２だけでよいことから、回路構成が簡単
であり、安価に済ませられる。
なお、上記実施例ではフェードイン動作について説明し
たが、マイクロコンピュータ２から出力する上位アドレ
スを逆に（ＦＦ）から（００）とすれば、フェードアウ
トが可能である。
たが、マイクロコンピュータ２から出力する上位アドレ
スを逆に（ＦＦ）から（００）とすれば、フェードアウ
トが可能である。
また、メモリ部１のデータ（１）から（２５６）には、
漸次増加したデータを記憶しているが、逆に漸次減少し
たデータを記憶するようにしても、同様にフェードアウ
ト、フェードイン動作が可能である。
漸次増加したデータを記憶しているが、逆に漸次減少し
たデータを記憶するようにしても、同様にフェードアウ
ト、フェードイン動作が可能である。
［発明の効果］
以上説明したように、この発明のフェード処理装置によ
れば、上記映像信号のディジタル映像データのビット数
に対応して、漸次増加し、あるいは漸次減少したデータ
をＯ番地あるいは最大番地から順次に複数の領域に分け
て記憶しているメモリと、上記フェードイン、フェード
アウトの指示により、上記メモリの上位アドレスを出方
し、がっ、上記映像信号のＶ同期毎にそのメモリの複数
の領域を順次指定するマイクロコンピュータとを備え、
上記映像信号のディジタル映像データを上記メモリの下
位アドレスとし、この下位アドレスと上記マイクロコン
ピュータからの上位アドレスとにより、上記映像信号の
Ｖ同期毎に上記複数領域を順次指定するようにしたので
、フェードインｌアウトをディジタル処理で行なうこと
ができ、簡単な回路構成で済ませられ、低コスト化を図
ることができるという効果がある。
れば、上記映像信号のディジタル映像データのビット数
に対応して、漸次増加し、あるいは漸次減少したデータ
をＯ番地あるいは最大番地から順次に複数の領域に分け
て記憶しているメモリと、上記フェードイン、フェード
アウトの指示により、上記メモリの上位アドレスを出方
し、がっ、上記映像信号のＶ同期毎にそのメモリの複数
の領域を順次指定するマイクロコンピュータとを備え、
上記映像信号のディジタル映像データを上記メモリの下
位アドレスとし、この下位アドレスと上記マイクロコン
ピュータからの上位アドレスとにより、上記映像信号の
Ｖ同期毎に上記複数領域を順次指定するようにしたので
、フェードインｌアウトをディジタル処理で行なうこと
ができ、簡単な回路構成で済ませられ、低コスト化を図
ることができるという効果がある。
第１図はこの発明の一実施例を示すフェード処理装置の
概略的ブロック図、第２図は上記フェード処理装置に用
いられるメモリの模式図、第３図は上記フェード処理装
置の動作を説明するためのタイムチャート図である。 図中、１はメモリ部（ＲＯＭ）、２はマイクロコンピュ
ータである。 特許出願人 株式会社 富士通ゼネラル代理人 弁理
士 大 原 拓 也
概略的ブロック図、第２図は上記フェード処理装置に用
いられるメモリの模式図、第３図は上記フェード処理装
置の動作を説明するためのタイムチャート図である。 図中、１はメモリ部（ＲＯＭ）、２はマイクロコンピュ
ータである。 特許出願人 株式会社 富士通ゼネラル代理人 弁理
士 大 原 拓 也
Claims (1)
- （１）映像信号のレベルを漸次増加あるいは漸次減少し
、その映像のフェードイン、フェードアウトを可能とす
るフェード処理装置において、前記映像信号のディジタ
ル映像データのビット数に対応して、漸次増加し、ある
いは漸次減少したデータを予め０番地あるいは最大番地
から順次に複数の領域に分けて記憶しているメモリと、
前記フェードイン、フェードアウトの指示により、前記
メモリの上位アドレスを出力し、かつ、前記映像信号の
Ｖ同期毎に一そのメモリの複数の領域を順次指定するマ
イクロコンピュータとを備え、前記映像信号のディジタ
ル映像データを前記メモリの下位アドレスとし、該下位
アドレスと前記マイクロコンピュータからの上位アドレ
スとにより、前記映像信号のＶ同期毎に前記複数領域を
順次指定し、該指定領域のデータを読み出し、映像デー
タとして出力するようにしたことを特徴とするフェード
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15678890A JPH0447867A (ja) | 1990-06-15 | 1990-06-15 | フェード処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15678890A JPH0447867A (ja) | 1990-06-15 | 1990-06-15 | フェード処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0447867A true JPH0447867A (ja) | 1992-02-18 |
Family
ID=15635323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15678890A Pending JPH0447867A (ja) | 1990-06-15 | 1990-06-15 | フェード処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0447867A (ja) |
-
1990
- 1990-06-15 JP JP15678890A patent/JPH0447867A/ja active Pending
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