JPH04128956A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサシステム、特に処理速度の差
異により、他のプロセッサのストアリクエストに応答し
て自プロセッサのバッファメモリの無効化ができないプ
ロセッサを含むマルチプロセッサシステムに関する。

〔従来の技術〕

従来、マルチプロセッサシステムにおいては、処理速度
および機能が同じ複数のプロセッサによ’）ｌｌｌｔさ
れ、他のプロセッサのストア動作時にストアアドレスを
受取り、自プロセッサ内のバッファメモリにそのアドレ
スが登録されているか否かを調べて、登録されていると
きは、そのアドレスに対応するバッファメモリのエント
リを無効化することにより、マルチプロセッサシステム
におけるデータの一意性を保証している（特開昭５０−
１１６１４５号公報）。

〔発明が解決しようとする課題〕

上述した従来のマルチプロセッサシステムでは、複数の
プロセッサの性能が同じなので、お互にストアアドレス
をやり取りして、バッファメモリを無効化できるが、プ
ロセッサの性能が異なると、例えば性能が高いプロセッ
サが行なうストア動作に対するストアアドレスを、性能
の低いプロセッサが全て受取ってもバッファメモリを無
効化することができないという問題点がある。これは性
能の高いプロセッサからのストアーアドレスをバッファ
リングしたとしても、数分の１のスピードでしかバッフ
ァメモリを無効果することができず、ストアアドレスの
バッファがオーバフローすることになる。まなオーバフ
ローする可能性が発生したときに、性能の高いプロセッ
サのストア動作を停止させて、ストアアドレスのバッフ
ァがオーバフローすることを防ぐと、性能の高いプロセ
ッサは本来の性能を発揮できなくなるからである。

〔課題を解決するための手段〕

本発明のマルチプロセッサシステムは、主記憶の一部を
共有し、性能の異なるプロセッサから構成されるマルチ
プロセッサシステムにおいて、主記憶の定められた第１
のエリアをアクセスして処理を行なう第１のプロセッサ
群と、主記憶の写しを記憶する複数のコンパートメント
から構成されるバッファメモリと前記第１のエリアを他
のエリアから区分けする境界アドレスを保持する境界ア
ドレスレジスタと前記バッファメモリに主記憶のデータ
を格納するときにこのデータのアドレスと前記境界アド
レスレジスタの内容とを比較してこのデータが前記第１
のエリアに属しているときには前記バッファメモリの特
定のコンパートメントに格納するバッファメモリ格納制
御手段と前記バッファメモリの特定のコンパートメント
のみを無効化するバッファメモリ選択クリア制御手段と
を有する第２のプロセッサ群と、前記第１のプロセッサ
群と第２のプロセッサ群との通信手段とを有すること、
また前記第１のプロセッサ群が高速低機能のプロセッサ
であり、第２のプロセッサ群が低速高機能であるプロセ
ッサであること、さらにまた前記バッファメモリ選択ク
リア制御手段はプロセスが第１のプロセッサ群から第２
のプロセッサ群に移ったときに特定のコンパートメント
のみをクリアするバッファメモリ選択クリア制御手段で
あることにより構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図で、データ処理
を低速で行なう第２のプロセッサ群内のバッファメモリ
を中心に示した図である。第１図においてバッファメモ
リはアドレスアレイ１および２とデータアレイ３および
４とにより、それぞれコンパートメントＯおよび１の２
つのコンパートメントを構成している。アドレスレジス
タ６にアドレスが入力され、通常のリードリクエストが
指示されると、このアドレスは上位と下位とに分けられ
、この上位と下位とがアドレスアレイ１および２に、下
位がデータアレイ３および４に与えられる。アドレスの
下位によりアドレスアレイ１および２に記憶されている
アドレスの上位が読出され、それらとアドレスアレイ６
からの上位とがアドレス比較回路１１および１２で比較
され、−致が検出されると対応するデータアレイ３また
は４から読出されたデータが、バッファメモリデータ選
択回路７により選択されてバッファメモリデータレジス
タ８にセットされる。アドレス比較回路１１．ｔたは１
２で一致が検出されなかったときは、アドレスレジスタ
６のアドレスで主記憶からデータが読出され、データア
レイ３または４にデータが、アドレスアレイ１または２
にそのアドレスの上位が格納される。このとき境界アド
レスレジスタ５の内容とアドレスの上位とが比較され、
アドレスの上位が境界アドレスより大きいときは、バッ
ファメモリ格納制御回路９により強制的にコンパートメ
ント１側にデータおよびアドレスの上位が格納されるよ
うに制御される。すなわちアドレスが主記憶の第１のエ
リア（境界アドレスより大きいアドレスのエリア）を指
しているときには、常にコンパートメント１側が使用さ
れるように制御される。コンパートメント１側の無効化
が指示されたときには、バッファメモリ選択クリア制御
回路１０によりコンパートメント１側の全てのエントリ
が無効化される。すなわち、主記憶の第１のエリアに関
するエントリのみを無効化したいときには、コンパート
メント１側の無効化を指示することにより無効化を行な
うことができる。主記憶の第１のエリア以外に対応した
エントリは、他のプロセッサからの通常のバッファメモ
リの一致処理要求により、対応するエントリのみが無効
化される。

第２図は第１図のバッファメモリを有する第１および第
２のプロセッサ群からなるマルチプロセッサシステムの
一例を示すブロック図で、以下、本発明の動作について
説明を進める。高速であるが低機能の第１のプロセッサ
群の１つである第１演算プロセツサ２５は第１の主記憶
２１をアクセスするが、第２の主記憶２２をアクセスす
ることはない、第２演算プロセツサ２６は第１図で説明
したバッファメモリ２７を有する第２のプロセッサ群の
１つで、低速であるが高機能のプロセッサである。この
第２演算プロセツサ２６は主として第２主記憶２２を使
用するが、第２システム制御装置２４から第１システム
制御装置２３を介して第１主記憶２１にも普通にアクセ
スすることができる。しかし、第１演算プロセツサ２５
と第２演算プロセツサ２６との間にはストアリクエスト
によるバッファメモリの一致処理機構はない。これは第
１演算プロセツサ２５の方が第２演算プロセツサ２６よ
り数倍演算速度が速いため、第１演算プロセツサ２５が
らストアアドレスを第２演算プロセツサ２６に送っても
処理しきれず、結果として第１演算プロセツサ２５の高
速演算能力が低下してしまうからである。そこで第１演
算プロセツサ２５が主記憶にストアしても、バッファメ
モリ無効化要求を第２演算プロセツサ２６に送らず、プ
ロセスの制御が第１演算プロセツサ２５がら第２演算プ
ロセツサ２６に移ったときに、バッファメモリ２７の第
１主記憶２１に対応するコンパートメント１のみをクリ
アする。即ち、第１図で説明した境界アドレスが第１主
記憶２１と第２主記憶２２との境界を示すように制御さ
れて、第２演算プロセツサ２６のバッファメモリ２７の
第１主記憶２１に対応するコンパートメント１のみが無
効化される。

また、第２群に属する入出カプロセッサ２８も、第２演
算プロセツサ２６と同じく第１主記憶２１および第２主
記憶２２を共にアクセスすることができ、従来のバッフ
ァメモリの一致処理が行なわれる。

〔発明の効果〕

以上説明したように本発明は、特定の主記憶に対応する
バッファメモリのコンパートメントのみ無効化する手段
を持つことにより、演算速度の異なる２群のプロセッサ
からなるマルチプロセッサシステムの構築を可能とし、
マルチプロセッサシステム全体として、各プロセッサの
高速性や高機能を生かしたシステムを提供できる効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例のバッファメモリ部のブロッ
ク図、第２図は第１図のメモリ部を有するプロセッサを
含むマルチプロセッサシステムの−例を示すブロック図
である。 １，２・・・アドレスアレイ、３．４・・・データアレ
イ、５・・・境界アドレスレジスタ、６・・・アドレス
レジスタ、７・・・バッファメモリデータ選択回路、８
・・・バッファメモリデータレジスタ、９・・・バッフ
ァメモリ格納制御回路、１０・・・バッファメモリ選択
クリア制御回路、１１．１２・・・アドレス比較回路、
２１・・・第１主記憶、２２・・・第２主記憶、２３・
・・第１システム制御装置、２４・・・第２システム制
御装置、２５・・・第１演算プロセツサ、２６・・・第
２演算プロセツサ、２７・・・バッファメモリ。

Claims (1)

1. 【特許請求の範囲】 １、主記憶の一部を共有し、性能の異なるプロセッサか
   ら構成されるマルチプロセッサシステムにおいて、主記
   憶の定められた第１のエリアをアクセスして処理を行な
   う第１のプロセッサ群と、主記憶の写しを記憶する複数
   のコンパートメントから構成されるバッファメモリと前
   記第１のエリアを他のエリアから区分けする境界アドレ
   スを保持する境界アドレスレジスタと前記バッファメモ
   リに主記憶のデータを格納するときにこのデータのアド
   レスと前記境界アドレスレジスタの内容とを比較してこ
   のデータが前記第１のエリアに属しているときには前記
   バッファメモリの特定のコンパートメントに格納するバ
   ッファメモリ格納制御手段と前記バッファメモリの特定
   のコンパートメントのみを無効化するバッファメモリ選
   択クリア制御手段とを有する第２のプロセッサ群と、前
   記第１のプロセッサ群と第２のプロセッサ群との通信手
   段とを有することを特徴とするマルチプロセッサシステ
   ム。 ２、請求項１記載のマルチプロセッサシステムにおいて
   、第１のプロセッサ群が高速低機能のプロセッサであり
   、第２のプロセッサ群が低速高機能であるプロセッサで
   あることを特徴とするマルチプロセッサシステム。 ３、請求項１記載のマルチプロセッサシステムにおいて
   、バッファメモリ選択クリア制御手段はプロセスが第１
   のプロセッサ群から第２のプロセッサ群に移ったときに
   特定のコンパートメントのみをクリアするバッファメモ
   リ選択クリア制御手段であることを特徴とするマルチプ
   ロセッサシステム。