JPH0413737B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は集積回路とその周辺に外付けされる回
路の故障検出法に係り、特に集積回路の内部およ
び周辺回路の故障検出を可能とする、集積回路内
の回路に関する。

従来の集積回路およびその周辺回路からなる系
の故障検出法を第１図に示す。印刷回路ボード
や、混成集積回路と呼ばれる系１０１は集積回路
１０２、およびその周辺に外付けされる汎用
Transistor Transistor Logic、バイポーラトラ
ンジスタ、抵抗、等の回路からなる。いま周辺回
路の例としてデコーダ１０３について述べる。集
積回路１０２の出力１０４はデコーダの入力１０
５に接続されている。デコーダの出力１０６は他
の外付け回路へと導かれる。

いまデコーダ１０３の故障検出を行なおうとす
ると、入力１０５に種々のビツトパタンを与える
必要があるが、集積回路１０２の出力１０４は任
意のビツトパタンを発生しない場合が多い。この
ため出力１０４と入力１０５を接続している印刷
配線を切断して、ボード１０１の外部から信号発
生器を入力１０５に接続して任意のビツトパタン
を与えることによりデコーダ１０３をテストす
る。もし上記のように配線を切断せずに外部信号
を入力１０５に与えると、信号レベルが変化した
り、出力１０４に接続されている集積回路１０２
内の出力バツフア回路ないし外部の信号発生器の
出力回路が破損する虞れがある。ところで上記の
ように印刷配線を切断することは多層配線ボード
では困難であるし、たとえ切断できたとしても、
故障検出を行なつて良品と判断した後これを元の
状態に復元すべくジヤンパー配線すると信頼性の
問題が発生する。

そこで本発明の目的は、すでに配線されている
集積回路の出力と周辺回路の入力とを電気的に接
続および切断することを可能とする集積回路内の
回路を提供することにある。

本発明では、集積回路の出力と周辺回路の入力
との接続関係を電気的に無効にするため、集積回
路の出力を高インピーダンス状態すなわちフロー
テイング状態にし得る手段を集積回路に設ける。
この手段として、マイクロプロセツサ等のホスト
制御回路が特定のコマンドを発行し、集積回路は
このコマンドを受けて出力をフローテイング状態
にすることを本発明で示す。

このようにして集積回路の出力をフローテイン
グ状態にすることにより、一つは周辺回路の故障
検出が可能になり、一つは集積回路内部の故障検
出が可能になる。

以下、本発明の第一の実施例を第２図により詳
細に説明する。第２図は第１図における集積回路
１０２と周辺回路１０３の内部構成を示してい
る。集積回路１０２内の出力バツフア回路２０１
ａ，２０１ｂは集積回路内部の所定の回路よりの
信号２０２ａ，２０２ｂを受けて出力端子１０４
ａ，１０４ｂにそれぞれ出力する。故障検出を考
慮しなければ出力端子は論理“１”か論理“０”
の状態しかとらない。周辺回路１０３では集積回
路１０２よりの出力の一部を入力端子１０５ａ，
１０５ｂで受け、周辺回路内部の回路が動作す
る。

これに対して集積回路１０２内の本発明固有の
回路を以下に述べる。出力バツフア回路には３ス
テート可能な回路を採用する。これらを３ステー
トすなわちフローテイング状態にする信号２０３
を論理“１”にすると、出力端子１０４ａ，１０
４ｂはフローテイング状態になる。詳細を後述す
る信号２０４ａ，２０４ｂに関しては、これらの
いずれか、または両方を論理“０”にすると、前
記の信号２０３は論理“１”となり、出力バツフ
ア２０１ａ，２０１ｂは共にフローテイング状態
となる。

一方出力端子１０４ａと１０４ｂの信号はラツ
チ２０５に入力として導かれ、集積回路内部の回
路の故障検出に用いられる。ラツチ２０５では信
号２０４ｂの反転信号をストローブとして入力を
記憶し、その出力はデコーダ２０６に入力され
る。デコーダ２０６は記憶された出力端子１０４
ａ，１０４ｂの状態をデコードし、その出力は２
０７は集積回路内の回路の故障検出部へ出力され
る。

周辺回路１０３の故障検出を行なう場合、信号
２０４ａのみを論理“０”にする。したがつて信
号２０３は論理“１”となり、出力バツフア２０
１ａおよび２０１ｂはフローテイング状態とな
る。この状態を保ちながら、外部からパタン発生
器等の機器の出力を周辺回路１０３の入力端子１
０５ａ、および１０５ｂに与えて、図は省いたが
周辺回路１０３の出力を監視して周辺回路の故障
を検出する。

つぎに集積回路内部の故障検出を行なう必要が
ある場合の手順を第２図と第３図を用いて述べ
る。後述の信号２０４ｂのみを論理“０”にする
と、すでに述べたように出力端子１０４ａと１０
４ｂはフローテイング状態になる。集積回路１０
２の出力端子１０４ａ，１０４ｂには第３図に示
したテスト用治具３０１を一時的に接触させてお
く。後述の手段で信号３０６と３０７と論理回路
３０２とから信号２０４ｂと等価な信号２０４
b′を治具内で発生させ、これを３ステートバツフ
ア３０５ａ，３０５ｂに与えるため、これらバツ
フアは信号２０４b′に同期してフローテイング状
態から解放される。このため集積回路１０２内の
テストモードを指定する信号３０３をエンコーダ
３０４でコード化した信号が３ステートバツフア
３０５ａ，３０５ｂを介して端子１０４ａ，１０
４ｂに与えられる。たとえば集積回路１０２がマ
イクロプログラム制御を行なうとすると、マイク
ロプログラムを格納した集積回路内のメモリは通
常は集積回路外に直接読出せないが、これを読出
すと故障検出が容易になる場合が多い。ここでは
テストモード指定の一例として該メモリ読出しを
指定することをあげる。

信号２０４ｂが論理“０”のときこれと等価な
信号２０４b′も論理“０”となり、テストモード
指定信号３０３はエンコードされて集積回路内へ
入力される。ラツチ２０５は信号２０４ｂが論理
“０”の間はトランスペアレント状態であり、た
とえば前述のメモリ読出しモードを指定した信号
３０３はそのまま信号２０７に反映される。信号
２０４ｂがその後論理“１”になると（信号２０
４b′も同じ）、ラツチ２０５が信号１０４ａ，１
０４ｂを保持し、信号２０７のうちのメモリ読出
し信号２０７ａも保持される。そして出力バツフ
ア２０１ａ，２０１ｂはフローテイング状態から
解放される一方で、３ステートバツフア３０５
ａ，３０５ｂはフローテイング状態となる。

第４図にメモリ回路を示す。通常動作時すなわ
ち信号２０７ａが論理“０”のときは、メモリ４
００はアドレス４０１を受けて出力４０６を本来
の所定の回路へ送出する。通常この出力４０６は
集積回路の外部では観測できないが、故障検出時
すなわち信号２０７ａが論理“１”のときは観測
可能とする回路を本例で示す。カウンタ４０２は
信号２０７ａ＝“１”のときクロツク４０５によ
り動作し、その出力４０３はスイツチ４０４ａ，
４０４ｂにより本来のアドレス線４０１に代わつ
てメモリ４００をアドレスづけする。このとき信
号２０２ａ，２０２ｂには本来の所定の信号４０
７のかわりにメモリ出力４０６が反映され、その
結果メモリの出力４０６は集積回路出力端子１０
４ａ，１０４ｂを介して観測される。

なお、テストモードを指定せずに、すなわち信
号３０３をすべて論理“０”にしたままストロー
ブ信号２０４ｂ，２０４b′を発生すると、いずれ
のテスト信号２０７も発生せず集積回路１０２は
通常動作を行なう。

次にフローテイング状態をとることが可能な出
力バツフアの回路を第５図に示す。本発明は集積
回路の製造プロセスを限定するものではないが、
例として単一チヤネルMOSをとりあげる。図で
上段の回路はいわゆる３ステータブルな回路でＣ
＝論理“０”のときＢ＝となる。トランジスタ
５０１および５０２はＣ＝論理“１”の時に共に
カツトオフするため出力Ｂはフローテイング状態
となる。下段の回路もＣ＝論理“０”のときＢ＝
Ａとなり、Ｃ＝論理“１”のときはトランジスタ
５０３がカツトオフして出力Ｂはフローテイング
状態となる。後者の回路を採用する場合は集積回
路の内部または外部に電源へのプルアツプ抵抗が
必要であり、実際の出力端子はフローテイング状
態にはならない。後者の回路は通常動作時の動作
速度が遅く、また周辺回路の故障検出時に外部か
ら信号発生器等で印加する際に信号のレベルが悪
化するが、前者の回路に比べてハードウエアの増
加は若干少ないという利点がある。

次に第６図を用いて信号２０４ａ，２０４ｂの
発生手段を述べる。第６図で入力端子３０６と当
該集積回路１０２の外部から与えられるビツトパ
タンを受付け、これをラツチ６０２へ送る。同じ
く外部から与えられるストローブ信号３０７は
AND等の論理回路６０３を経て、ラツチ６０２
のデータを保持するストローブ信号となる。ビツ
トパタン３０６としては当該集積回路１０２の外
部のマイクロプロセツサ等６０１よりのコマンド
の例が挙げられ、同じくストローブ信号３例７は
マイクロプロセツサ等６０１よりのアドレススト
ローブ信号やリード／ライト信号などが例として
挙げられる。

ラツチ６０２に保持されたコマンドのビツトパ
タンはデコーダ６０４においてデコードされ、本
来当該集積回路の動作に必要な制御信号６０５が
得られる。この本来の動作のために割当てられた
ビツトパタン以外のものに、周辺回路故障検出を
可能にするコマンドパタンを割当てて、そのデコ
ード信号２０４ａを第２図の信号２０４ａとす
る。同様に集積回路内部のテストモード指定を可
能にするコマンドパタンを本来の動作に必要なパ
タン以外のものに割当てて、そのデコード信号を
第２図の信号２０４ｂとする。

信号２０４ａ，２０４ｂは前述のコマンドを受
けて発生し、前述のコマンド以外のコマンドを受
けて消滅する。なお第３図の治具における信号２
０４b′を発生せしめる論理回路３０２は第６図の
ラツチ６０２、デコーダ６０４、AND６０３お
よびこれらの結線と次の点を除いて同じである。
治具内では信号６０５を発生させる必要はなく、
治具内デコーダは、デコーダ６０４に比して回路
規模は小さい。治具内の回路３０２は第６図に示
される集積回路１０２と同様に、コマンドビツト
パタン３０６、ストローブ信号３０７を入力とす
る。

これまでに述べたコマンドを発生させる手段と
しては周知の割込み要求の方法がある。検査者は
集積回路ないし周辺回路のテストを行なおうとす
る時は、マイクロプロセツサ等６０１に外部から
割込み要求信号を与える。マイクロプロセツサ等
では割込み処理ルーチンにおいて、どちらのテス
トを行なうための割込み要求があつたか判断し、
これに応じてコマンドを集積回路１０２に対して
発行して割込み処理ルーチンを終える。

以上述べたように本発明によれば、集積回路内
の出力バツフア回路をフローテイング状態とする
ことを可能にする手段を集積回路内に設けたこと
により、第１番目の故障検出法として、集積回路
の出力信号を入力とする周辺回路を集積回路の動
作とは無関係にテストすることが可能になつた。
また上述の手段により、第２番目の故障検出法と
して、フローテイング状態になつた集積回路の出
力端子から、集積回路内部の回路のうち、どの部
分をテストするか指定するパタンを入力すること
により、テスト部分指定用の入力端子を集積回路
に設けることを不要にした。

本発明で示した例では上述の二種類の故障検出
を行なうために、マイクロプロセツサ等のコマン
ドにより集積回路の出力端子をフローテイング状
態とした。したがつて新たにコマンドパタンを追
加するだけで種々のテストが実現できた。しかし
集積回路の端子に余裕があれば、先に述べた２種
のコマンドの代わりに２つの入力端子を設け、故
障検出時にここから信号を入力することにより故
障検出が可能である。

【図面の簡単な説明】

第１図は集積回路と周辺回路の一般的な接続図
で、第２図は本発明の実施例に示す集積回路と周
辺回路の内部回路図ある。第３図は故障検出に必
要な治具の回路図で、第４図は被テスト回路であ
るメモリの回路図で、第５図はフローテイング状
態をとり得る出力回路の例を示す図である。第６
図は出力をフローテイング状態にする信号をコマ
ンドにより発生する回路の回路図である。 １０２は集積回路で、１０３は周辺回路で、１
０４は出力端子、１０５は入力端子である。２０
１はフローテイング状態をとり得る出力バツフア
で、２０４は出力バツフアをフローテイング状態
にする信号である。３０５はテストモード指定用
の治具内バツフアで、３０６は出力バツフアをフ
ローテイング状態にするコマンドの入力端子で、
３０７はコマンドを保持するためのストローブ入
力端子である。

Claims (1)

1. 【特許請求の範囲】 １ その出力がフローテイング状態を取りうる出
   力手段を有する第１の回路と、上記出力手段の上
   記出力に接続された端子からの信号を入力として
   動作する第２の回路とを具備してなる回路装置で
   あつて、 上記第１の回路の上記出力手段の出力は上記回
   路装置の内部の信号に応答してフローテイング状
   態になるように構成され、 上記第１の回路の上記出力手段の上記出力がフ
   ローテイング状態の期間に上記端子から印加され
   る信号に応答するラツチ回路を上記第２の回路が
   有してなり、 上記第１の回路の上記出力手段をフローテイン
   グ状態にして上記端子から印加される信号を上記
   ラツチ回路に入力して保持し、上記回路装置の上
   記内部の信号を制御して上記第１の回路の上記出
   力手段をイネーブル状態とすることによつて、上
   記ラツチ回路の保持された信号に従つて選択され
   た上記回路装置内部の所定の回路の信号が、イネ
   ーブル状態とされた上記出力手段の入力・出力間
   信号経路を介して上記端子へ送出せしめられるこ
   とを特徴とするテスト機能を有する回路装置。 ２ 上記選択された所定の回路はマイクロプログ
   ラムを格納したメモリであることを特徴とする特
   許請求の範囲第１項記載のテスト機能を有する回
   路装置。 ３ 上記ラツチ回路の上記ラツチ出力は上記メモ
   リのメモリ読み出し指定のテストモードを指定す
   ることを特徴とする特許請求の範囲第２項記載の
   テスト機能を有する回路装置。 ４ 上記ラツチ回路は上記端子から印加されるホ
   スト制御回路の発生する特定のコマンドに応答す
   ることを特徴とする特許請求の範囲第１項乃至第
   ３項のいずれかに記載のテスト機能を有する回路
   装置。