JPH0415834A - コンピュータの試験方式 - Google Patents
コンピュータの試験方式Info
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- JPH0415834A JPH0415834A JP2119368A JP11936890A JPH0415834A JP H0415834 A JPH0415834 A JP H0415834A JP 2119368 A JP2119368 A JP 2119368A JP 11936890 A JP11936890 A JP 11936890A JP H0415834 A JPH0415834 A JP H0415834A
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- JP
- Japan
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- fault
- computer
- computer device
- clock
- asynchronous
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2273—Test methods
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンピュータの試験方式、特にコンピュータと
は独立した診断処理装置を有するコンピュータの試験方
式に関する。
は独立した診断処理装置を有するコンピュータの試験方
式に関する。
従来のこの種のコンピュータの試験方式について第２図
を参照して説明する。
を参照して説明する。
まずコンピュータ装置２０２のクロックに同期した疑似
障害を発生させるには、コンピュータ装置２０２上のフ
ァームウェア制御部２０９により障害種別情報を設定す
る方法がある。これはコンピュータ装置２０２内の障害
情報レジスタ２０３に障害種別情報を設定し、かつ障害
有効ヒツト２０４を設定すると、この設定と同時に出力
は有効となり、所定の箇所に障害を発生させることかで
きる。
障害を発生させるには、コンピュータ装置２０２上のフ
ァームウェア制御部２０９により障害種別情報を設定す
る方法がある。これはコンピュータ装置２０２内の障害
情報レジスタ２０３に障害種別情報を設定し、かつ障害
有効ヒツト２０４を設定すると、この設定と同時に出力
は有効となり、所定の箇所に障害を発生させることかで
きる。
コンピュータ装置２０２に障害が発生した場合の障害処
理は次の様に行われている。まず該当エラーインジケー
トフラグ２０７が点灯し、障害通知線２１０を介して正
常動作不能となったことか診断処理装置２０１に通知さ
れる。診断処理装置２０１はこの通知を受けて障害処理
を実行する。
理は次の様に行われている。まず該当エラーインジケー
トフラグ２０７が点灯し、障害通知線２１０を介して正
常動作不能となったことか診断処理装置２０１に通知さ
れる。診断処理装置２０１はこの通知を受けて障害処理
を実行する。
障害処理では、コンピュータ装置２０２内の情報を抜き
取り、エラーインジケートフラグ２０７等の障害状態を
クリアし、次に再立ち上げ処理へ移行する。
取り、エラーインジケートフラグ２０７等の障害状態を
クリアし、次に再立ち上げ処理へ移行する。
コンピュータ装置２０２のクロックに同期している場合
は、障害種別情報を障害情報レジスタ２０３に設定する
ことにより、何回でも同じタイミングで障害を発生させ
ることが可能であり、また同一障害の再現性があるため
障害試験用のプログラムで期待値を設定することができ
、コンピュータ装置２０２及び診断処理装置２０１のＲ
ＡＳ機能を容易に確認することができる。
は、障害種別情報を障害情報レジスタ２０３に設定する
ことにより、何回でも同じタイミングで障害を発生させ
ることが可能であり、また同一障害の再現性があるため
障害試験用のプログラムで期待値を設定することができ
、コンピュータ装置２０２及び診断処理装置２０１のＲ
ＡＳ機能を容易に確認することができる。
上記処理のフローチャートを第３図に示す。
しかしながら、現実のコンピュータ装置で発生する故障
はコンピュータのタロツクとは非同期であり、同期した
疑似障害の発生手段では十分に再現できない場合があり
、ＲＡＳ機能試験を行なう場合、非同期な疑似障害発生
手段が必要である。
はコンピュータのタロツクとは非同期であり、同期した
疑似障害の発生手段では十分に再現できない場合があり
、ＲＡＳ機能試験を行なう場合、非同期な疑似障害発生
手段が必要である。
次にコンピュータ装置２０２に非同期な障害を発生させ
る場合の方法について説明する。
る場合の方法について説明する。
動作中のコンピュータ装Ｗ２Ｏ２に対してその外部制御
信号ピンを論理値“Ｏ“′にクランプするなどして制御
信号の論理値を固定し、疑似的に非同期な障害を発生さ
せ、その際のコンピュータ動作と障害処理、診断処理の
試験を行うことができた。この場合の外部制御信号には
論理パッケージ間のインターフェースを用いるのが一般
的である。
信号ピンを論理値“Ｏ“′にクランプするなどして制御
信号の論理値を固定し、疑似的に非同期な障害を発生さ
せ、その際のコンピュータ動作と障害処理、診断処理の
試験を行うことができた。この場合の外部制御信号には
論理パッケージ間のインターフェースを用いるのが一般
的である。
外部制御信号ピンのクランプでは電気的にノイズか発生
し、制御信号の値はコンピュータ装置２０２のクロック
に対して非同期に変化する。
し、制御信号の値はコンピュータ装置２０２のクロック
に対して非同期に変化する。
ハードウェア故障はアナログ的でコンピュータ装置２０
２の動作には非同期であるから、実際のハードウェア故
障により近いかたちで疑似的に障害を発生しうるもので
ある。
２の動作には非同期であるから、実際のハードウェア故
障により近いかたちで疑似的に障害を発生しうるもので
ある。
上述した従来のコンピュータの試験方式で非同期な疑似
障害を発生させるには以下の問題がある。
障害を発生させるには以下の問題がある。
現在コンピュータの高密度化設計が求められており、上
述の従来技術で述べた様に外部制御信号ピンによって非
同期な疑似障害を発生させることが非常に困難になって
きた。理由として才ずコンピュータ実装構造上の問題な
どで動作中にクランプ操作をしにくいこと、また論理パ
ッケージの大規模化に伴い、パッケージ間のインターフ
ェース信号をクランプする場合きめこまやかに障害箇所
を指定して発生させることができないがらである。
述の従来技術で述べた様に外部制御信号ピンによって非
同期な疑似障害を発生させることが非常に困難になって
きた。理由として才ずコンピュータ実装構造上の問題な
どで動作中にクランプ操作をしにくいこと、また論理パ
ッケージの大規模化に伴い、パッケージ間のインターフ
ェース信号をクランプする場合きめこまやかに障害箇所
を指定して発生させることができないがらである。
さらに、コンピュータ装置と診断処理装置と端末か別フ
ロアにあるなどで離れている場合は、外部制御信号ピン
を操作するのは非常に煩わしいという問題がある。
ロアにあるなどで離れている場合は、外部制御信号ピン
を操作するのは非常に煩わしいという問題がある。
本発明の方式は、
コンピュータとは独立した診断処理装置を有すルコンピ
ュータの試験方式において、 前記診断処理装置には前記コンピュータとは別個のクロ
ックに基づいて動作し、前記コンピュータに障害発生指
示を行う障害設定手段を設け、また、前記コンピュータ
は障害種別情報を保持する障害情報保持手段と、該障害
種別情報を有効化する障害有効化手段とを有し、前記障
害発生指示に応答して所定の障害を該コンピュータ内に
発生することを特徴とする。
ュータの試験方式において、 前記診断処理装置には前記コンピュータとは別個のクロ
ックに基づいて動作し、前記コンピュータに障害発生指
示を行う障害設定手段を設け、また、前記コンピュータ
は障害種別情報を保持する障害情報保持手段と、該障害
種別情報を有効化する障害有効化手段とを有し、前記障
害発生指示に応答して所定の障害を該コンピュータ内に
発生することを特徴とする。
次に本発明を図面を参照して説明する。
第１図は本発明の一実施例である。第１図において、診
断処理装置１０１はコンピュータ装置１０２のクロック
１１３とは別のクロック１１２を基準に動作する装置で
ある。
断処理装置１０１はコンピュータ装置１０２のクロック
１１３とは別のクロック１１２を基準に動作する装置で
ある。
ファームウェア制御部１１４のファームウェア命令１１
４によるクロックに同期した疑似障害の発生機能は前述
の従来技術と同様である。これに加え本発明では以下の
非同期な疑似障害発生機能を有する。
４によるクロックに同期した疑似障害の発生機能は前述
の従来技術と同様である。これに加え本発明では以下の
非同期な疑似障害発生機能を有する。
診断処理装置１０１はコンピュータ装置１０２に疑似障
害を発生させる場合、まず所定の疑似障害に対応する障
害種別情報を障害情報レジスタ１０４に設定する。障害
情報レジスタ１０４はコンピュータ装置１０２内の障害
箇所指定、障害種別等の情報を保持する。
害を発生させる場合、まず所定の疑似障害に対応する障
害種別情報を障害情報レジスタ１０４に設定する。障害
情報レジスタ１０４はコンピュータ装置１０２内の障害
箇所指定、障害種別等の情報を保持する。
障害設定手段１０３は障害発生指示１０７をコンピュー
タ装置１０２に対して発行する。この障害発生指示１０
７により、障害情報デコーダ１０５が有効となり障害情
報レジスタ１０４の出力が解読され、コンピュータ装置
１０２内の所定の箇所に障害をおこさせる。
タ装置１０２に対して発行する。この障害発生指示１０
７により、障害情報デコーダ１０５が有効となり障害情
報レジスタ１０４の出力が解読され、コンピュータ装置
１０２内の所定の箇所に障害をおこさせる。
障害発生指示１０７はコンピュータ装置１０２のクロッ
クに対して非同期であり、非同期な疑似障害を発生させ
ることができ、障害発生時のコンピュータ装置１０２の
動作や診断処理装置１０１における障害処理、診断処理
などＲＡＳ機能の試験を実施できる。
クに対して非同期であり、非同期な疑似障害を発生させ
ることができ、障害発生時のコンピュータ装置１０２の
動作や診断処理装置１０１における障害処理、診断処理
などＲＡＳ機能の試験を実施できる。
クロックに非同期な障害の場合、期待値が明確でないた
め試験プログラムに組み込んでの試験には不向きである
が、同期した疑似障害では得られないより実機に近い障
害を発生させることができる。
め試験プログラムに組み込んでの試験には不向きである
が、同期した疑似障害では得られないより実機に近い障
害を発生させることができる。
本発明は、上述の通りコンピュータとは別のクロックの
診断処理装置から疑似障害情報の設定および指示を行う
ことにより、実機の外部制御信号ピンを操作することな
く、診断処理装置の端末からの制御でコンピュータに対
して非同期な疑似障害を発生させ試験することができ、
非同期障害時のコンピュータ装置の動作や診断処理装置
における障害処理、診断処理などＲＡＳ機能の試験を実
施できるという効果がある。
診断処理装置から疑似障害情報の設定および指示を行う
ことにより、実機の外部制御信号ピンを操作することな
く、診断処理装置の端末からの制御でコンピュータに対
して非同期な疑似障害を発生させ試験することができ、
非同期障害時のコンピュータ装置の動作や診断処理装置
における障害処理、診断処理などＲＡＳ機能の試験を実
施できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図、第３図は従来例のフローチャートであ
る。 １０１．２０１・・・診断処理装置、１０２．２０２・
・・コンピュータ装置、１０３・・・障害設定手段、１
０４．２０３・・・障害情報レジスタ、１０５゜２０５
・・・障害情報デコーダ、１０６，２０７・・・エラー
インジケートフラグ、１０７・・・障害発生指示、１０
８，２０６・・・論理回路、１０９，１１１゜２０８・
・・ＯＲゲート、１１０・・・障害有効ビット、１１２
．１１３・・・クロック、１１４．２０９・・・ファー
ムウェア制御部。
例のブロック図、第３図は従来例のフローチャートであ
る。 １０１．２０１・・・診断処理装置、１０２．２０２・
・・コンピュータ装置、１０３・・・障害設定手段、１
０４．２０３・・・障害情報レジスタ、１０５゜２０５
・・・障害情報デコーダ、１０６，２０７・・・エラー
インジケートフラグ、１０７・・・障害発生指示、１０
８，２０６・・・論理回路、１０９，１１１゜２０８・
・・ＯＲゲート、１１０・・・障害有効ビット、１１２
．１１３・・・クロック、１１４．２０９・・・ファー
ムウェア制御部。
Claims (1)
- 【特許請求の範囲】 コンピュータとは独立した診断処理装置を有するコンピ
ュータの試験方式において、 前記診断処理装置には前記コンピュータとは別個のクロ
ックに基づいて動作し、前記コンピュータに障害発生指
示を行う障害設定手段を設け、また、前記コンピュータ
は障害種別情報を保持する障害情報保持手段と、該障害
種別情報を有効化する障害有効化手段とを有し、前記障
害発生指示に応答して所定の障害を該コンピュータ内に
発生することを特徴とするコンピュータの試験方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119368A JPH0415834A (ja) | 1990-05-09 | 1990-05-09 | コンピュータの試験方式 |
| US07/697,242 US5293572A (en) | 1990-05-09 | 1991-05-08 | Testing system of computer by generation of an asynchronous pseudo-fault |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119368A JPH0415834A (ja) | 1990-05-09 | 1990-05-09 | コンピュータの試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0415834A true JPH0415834A (ja) | 1992-01-21 |
Family
ID=14759773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2119368A Pending JPH0415834A (ja) | 1990-05-09 | 1990-05-09 | コンピュータの試験方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5293572A (ja) |
| JP (1) | JPH0415834A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457781A (en) * | 1993-01-04 | 1995-10-10 | Amdahl Corporation | System having main unit for shutting off clocks to memory upon completion of writing data into memory and information supervising unit to read the data |
| JP4632552B2 (ja) * | 1999-05-21 | 2011-02-16 | エーベーエム−パプスト ザンクト ゲオルゲン ゲーエムベーハー ウント コー．カーゲー | 電気モータの駆動方法、およびこの方法を実施するための電気モータ |
| JP2003036697A (ja) * | 2001-07-25 | 2003-02-07 | Mitsubishi Electric Corp | 半導体メモリのテスト回路および半導体メモリデバイス |
| JP5544878B2 (ja) * | 2009-12-25 | 2014-07-09 | 富士通株式会社 | 故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538036A (en) * | 1976-07-12 | 1978-01-25 | Hitachi Ltd | Diagnostic system for unit |
| JPS60186944A (ja) * | 1984-02-01 | 1985-09-24 | Nec Corp | 情報処理システム |
| JPH0253143A (ja) * | 1988-08-17 | 1990-02-22 | Nec Corp | 擬似障害発生システム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4669081A (en) * | 1986-02-04 | 1987-05-26 | Raytheon Company | LSI fault insertion |
| US4835459A (en) * | 1986-05-16 | 1989-05-30 | Hughes Aircraft Company | Automatic fault insertion system (AFIS) |
| JPH0734185B2 (ja) * | 1987-02-16 | 1995-04-12 | 日本電気株式会社 | 情報処理装置 |
| JPH01180645A (ja) * | 1988-01-13 | 1989-07-18 | Hitachi Ltd | 保守診断機構の自動検証方式 |
| US5058112A (en) * | 1989-07-31 | 1991-10-15 | Ag Communication Systems Corporation | Programmable fault insertion circuit |
-
1990
- 1990-05-09 JP JP2119368A patent/JPH0415834A/ja active Pending
-
1991
- 1991-05-08 US US07/697,242 patent/US5293572A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538036A (en) * | 1976-07-12 | 1978-01-25 | Hitachi Ltd | Diagnostic system for unit |
| JPS60186944A (ja) * | 1984-02-01 | 1985-09-24 | Nec Corp | 情報処理システム |
| JPH0253143A (ja) * | 1988-08-17 | 1990-02-22 | Nec Corp | 擬似障害発生システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5293572A (en) | 1994-03-08 |
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