JPH041375B2

JPH041375B2 -

Info

Publication number: JPH041375B2
Application number: JP57054857A
Authority: JP
Inventors: Hidetsune Kurokawa
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-04-02
Filing date: 1982-04-02
Publication date: 1992-01-10
Also published as: JPS58171796A

Description

【発明の詳細な説明】本発明は情報処理装置の並列二重化記憶装置に
関する。

近年、コンピユータシステムにおいては信頼性
の要求が高まる一方であり、高信頼度を有するシ
ステムを構成するために様々な手法が採用されて
いることは知られている。なかでも主記憶装置
（MEM）は複数の中央処理装置（CPU）に共有
されており、主記憶装置に障害があるとシステム
ダウンが生ずるので、高信頼化を達成するには、
多くの場合、古くから主記憶装置を並列多重化す
る方法が提唱されている。並列二重化方式では主
記憶装置を並列接続してシステム全体の信頼度を
高めるものである。したがつて、二重化された主
記憶装置の一方が障害となつた場合には、障害を
起した装置を可及的速やかに障害から復旧させ、
並列運転を続行させるのが望ましいということは
いうまでもない。しかし、従来の主記憶装置の並
列二重化技術では、障害を起した装置を障害から
復旧させた後で二重化した２台の主記憶装置の記
憶内容を一致させるのが比較的面倒である。した
がつて、従来の二重化主記憶装置ではこの点を全
く考慮していないか、あるいはい考慮したとして
も上記記憶内容を一致させるために多くのハード
ウエアを追加して主記憶装置１台あたりの信頼度
を低下させてしまつていた。結局、このために並
列二重化による高信頼度化の効果を大幅に減じて
いるのが通常である。また、従来の技術では通常
のジヨブの実行を一時的に停止させないと２台の
主記憶装置の記憶内容を一致させることができな
いという欠点もあつた。

本発明の目的は、障害を復旧する際にシステム
の正常運転にほとんど影響を与えることなく、並
列二重化された２台の主記憶装置の内容を一致さ
せ、並列二重運転を容易に再開できるように、わ
ずかなハードウエアを追加して構成した並列二重
化記憶装置を提供することにある。

本発明においては、中央処理装置等から並列二
重化記憶装置へのアクセス要求が定期的に禁止さ
れている。また、この禁止時間幅を第１の時間幅
と第２の時間幅の２種類の時間幅に設定すること
が可能であり、第１の時間幅が設定されていると
きは並列二重化記憶装置を構成する２台の記憶装
置のうちの一方または両方に対して、第１の時間
幅内でリフレツシユ要求が送出される。一方、第
２の時間幅が設定されたときには、第２の時間幅
の前半で２台の記憶装置のうちの第１の記憶装置
の内容を読出し、第２の記憶装置の内容をリフレ
ツシユする。第２の時間幅の後半では第１の記憶
装置の内容をリフレツシユし、第２の記憶装置に
対して書込み要求を送出する。この書込み要求が
出された時の書込みデータとしては第２の時間幅
の前半で第１の記憶装置から読出したデータを用
いる。さらに、第２の時間幅内に送出されるべき
同じ種類の動作要求の送出先アドレスを、両記憶
装置に対してすべて同一のアドレス値に固定し、
しかもこれらの一連の動作要求を並列二重化記憶
装置のすべてのアドレスに対して送出する。

以下、図面を参照して本発明による並列二重化
記憶装置をさらに詳細に説明する。

第１図は並列二重化記憶装置と、中央処理装置
の一部を形成する記憶制御装置との接続を示す図
である。第１図ａに示すように、第１の並列二重
化記憶装置１０は第１および第２の記憶装置１，
２、ならびに並列制御装置５から成立ち、第１の
記憶制御装置２０に接続してある。一方、第１図
ｂに示すように、第３および第４の記憶装置３，
４がそれぞれ第２の記憶制御装置２１に接続して
あ。第２の記憶制御装置２１と接続した第３およ
び第４の記憶装置３，４によつて第２の並列二重
化記憶装置１１を構成し、これによつてデータを
制御している。第１図ａにおける並列制御装置５
を第１の記憶制御装置２０に含めて考えれば、第
１図ａは第１図ｂと概念的に同一のものと考える
ことも可能である。しかし、第１の記憶制御装置
２０は１個のポート（インターフエース接続口）
で第１の並列二重化記憶装置１０と接続されてい
るのに対して、第２の記憶制御装置２１は２個の
ポートで第２の並列二重化記憶装置１１と接続さ
れている。このため、記憶制御装置１台当たりの
ポート数は第１図ａの方が少なく、構成上有利で
ある。反面、第１図ａでは第１の記憶制御装置２
０と第１の記憶装置１または第２の記憶装置２と
の間に並列制御装置５が存在するため、アクセス
タイムは長くなり第１図ｂに劣る。

本発明はこれらの構成に制約されるものではな
く、また上述したように第１図ａと第１図ｂとは
概念的には同一のものと考えることも可能である
ので、以下に主として第１図ａの構成の並列二重
化記憶装置を例にとつて本発明の説明を行う。

第２図は並列制御装置５をさらに詳細に示した
ブロツク図である。第２図において、並列制御装
置５は第１の記憶制御装置２０からの信号を受け
るための第１〜第４のバツフア３１〜３４と、信
号を送出するための第５〜第６のバツフア３５，
３６と、アドレスカウンタ６０と、割込み制御回
７０と、起動信号発生回路９０と、第１のバツフ
ア３１の出力が起動信号発生回路９０の出力
REQかを送出するための第１のORゲート１１０
と、命令コード発生回路８０と、第１〜第４の選
択回路１００，１２０，４５，５５と、記憶装置
指示レジスタ１３０と、記憶装置指示レジスタ１
３０によつて制御される第５の選択回路１５０
と、第５の選択回路１５０の出力を保持するデー
タレジスタ１４０と、第１および第２の記憶装置
１，２に信号を送出するための第７〜第９のバツ
フア４１〜４３と、第11〜第13のバツフア５１〜
５３と、読出されたデータを第１および第２の記
憶装置１，２から受信するための第10および第14
のバツフア４４，５４とから成立つ。割込み制御
回路７０はアドレスカウンタ６０の下位ビツト
CNTを入力し、制御信号INT，REF，STAを起
動信号発生回路９０、命令コード発生回路８０、
ならびに第１〜第４の選択回路１００，１２０，
４５，５５等に供給する。今説明をわかりやすく
するため第２の記憶装置２が何らかの理由でシス
テムから切り離されていて第１の記憶装置１のみ
が正常に稼動しており、並列二重運転に復帰させ
るためには第１の記憶装置１の内容を第２の記憶
装置に転送して両者の記憶内容を一致させる必要
があるものと仮定する。

第３図は第２図に示す実施例における一部の信
号のタイムチヤートを示したものである。第２図
におけるアドレスカウンタ６０は外部のクロツク
回路からクロツク信号を受信して定常的にカウン
トアツプされ、その出力の上位ビツトADDは第
３図に示す時間Ｔ毎に１だけ増分されている。な
お、第３図では時間が0Tのときの上位ビツト
ADDの値をＡとして示してある。一方、アドレ
スカウンタ６０の出力の下位ビツトCNTは割込
み制御回路７０に入力されている。外部の制御装
置からのトリガ信号TG0が時間0Tと1Tとの間の
期間に割込み制御回路７０に加えられると、時間
1T以降に制御信号STAの状態が１となり、第１
の記憶装置１から第５の記憶装置２へデンタの転
送が開始される。これを同時に制御信号INTの
状態１の時間間隔は時間τ1から時間τ2に拡大され
る。制御信号INTは第２図から明らかなように、
第６のバツフア３６を経由して第１の記憶制御装
置２０に送出される。この制御信号INTが１に
なつた時に再び０に戻るまで第１の記憶制御装置
２０は動作要求を送出しないように制御されてい
る。制御信号REF，STA、および記憶装置指示
レジスタ１３０からの制御信号MNOによつて、
命令コード発生回路８０は第１および第２の命令
コードCM１，CM２を生成する。第１の命令コ
ードCM１は第１の記憶装置１に使用され、第２
の命令コードCM２の記憶装置２に使用される。
記憶装置指示レジスタ１３０は読出しデータをど
ちらの記憶装置から第１の記憶制御装置２０へ送
出するか否かを指定する１ビツトのレジスタであ
る。前述の仮定から第１の記憶装置を指示するの
で、外部の制御装置から０が設定されている。第
１および第２の命令コードCM１，CM２は制御
信号INTが０の間は任意の値でよいため、第３
図において“DON'T CARE”と表示してある。
制御信号INTの状態が１であつて制御信号STA
が０のときにはリフレツシユ命令Refが送出され
る。一方、制御信号STAの状態が１のときは、
制御信号MNOの状態に応じ、前半に読出命令
Read、後半にリフレツシユ命令Refが送出され
るか、あるいは前半にリフレツシユ命令Ref、後
半に書込み命令Writeが送出される。いま、制御
信号MNOの状態が０であるとすれば、第３図に
示したように第１の命令コードCM１がRead→
Ref、第２の命令コードCM２がRef→Writeとな
つている。しかし、制御信号MNOの状態が１で
あると、第１および第２の命令コードCM１と
CM２との関係が逆転する。起動信号発生回路９
０は制御信号INT，REFの立下りを検出して起
動信号REQを発生する。第３図には起動信号
REQの位相関係も示してある。起動信号発生回
路９０は公知の従来技術により構成したものであ
り、詳細な説明は省略する。第２図で第１〜第５
の選択回路１００，１２０，４５，５５，１５０
はいずれも２入力形の選択回路であり、それぞれ
の制御端子Ｓが状態１になると、第２図の下側の
入力端子に加えた信号が選択される。したがつ
て、制御信号INTの状態が１であると、第２図
から明らかなように第１の選択回路１００はアド
レスカウンタ６０からの出力の上位ビツトADD
を選択し、第３およ第４の選択回路４５、および
５５はそれぞれ命令コード発生回路８０からの第
１および第２の命令コードCM１，CM２を選択
する。また、第２の選択回路１２０はデータレジ
スタ１４０に設定されているデータを選択する。
制御信号MNOの状態が０であると仮定してある
ので、第５の選択回路１５０は第１０のバツフア
４４を経由して第１の記憶装置からのデータを選
択する。

以上の説明から明らかなように、制御信号
STAの状態が０の間は第１および第２の記憶装
置１，２の双方に対して並列制御装置５から周期
Ｔで同時にリフレツシユ要求が送出される。制御
信号STAの状態が１のときには並列制御装置５
は周期Ｔで第１の記憶装置１からデータを読出し
てデータレジスタ１４０にセツトすると同時に、
第２の記憶装置２をリフレツシユする。その直
後、第１の記憶装置１をリフレツシユして第２の
記憶装置２にはデータレジスタ１４０のデータを
書込む。すなわち、第１の記憶装置１における指
定アドレスのデータを第２の記憶装置２の指定ア
ドレスに転送し、そのアドレスのデータを第１の
記憶装置１と第２の記憶装置２とで一致させてい
る。この動作がすべてのアドレスに対して完了し
たときに制御信号STAの状態が再び０になるよ
うに割込み制御回路７０が動作し、それ以降は制
御信号INTの状態が１になつても並列制御装置
５は第１および第２の記憶装置１，２の双方をリ
フレツシユする以外に何の動作も行わない。制御
信号INTの状態が０のときには、第１の記憶制
御装置２０から正常な読出し要求や書込み要求が
送出される。しかし、制御信号STAの状態が０
から１に変化した後で書込みは必ず第１および第
２の記憶装置１，２の双方に対して実行されるよ
うに外部の制御装置によつて制御されている。制
御信号INTの状態が１のときには、第１の記憶
制御装置２０における書込み要求のアドレスに無
関係にデータは転送されるので、第１の記憶装置
１から第２の記憶装置２へのデータ転送が完了し
ていないアドレスに対して第１の記憶制御装置２
０からの書込みが行われると、その時点でそのア
ドレスのデータは一致する。したがつて、それ以
後、原理的にはデータの転送は必要ない。しか
し、本発明においては上記説明から明らかなよう
に、第１の記憶制御装置２０からの書込みが行わ
れた場合には、あるアドレスにおいて第１の記憶
装置１と第２の記憶装置２とで内容が一致したか
否かにかかわらず、並列制御装置５はすべてのア
ドレスに対して第１の記憶装置１から第２の記憶
装置２へのデータの転送を行うように構成してあ
る。しかし、すでに内容の一致したアドレスでは
データの転送を省略するように並列制御装置５を
構成することも可能である。この場合、転送時間
が短縮されるとはいえハードウエアが増加して制
御が複雑になり、場合によつてはハードウエア量
の増大によるコスト高、信頼性の低下など不利益
の方がはるかに大きくなつてしまうこともある。

第４図は第２図の命令コード発生回路８０の具
体的な構成例を示すものである。第４図におい
て、制御信号STAは４入力形の第６および第７
の選択回路１８５，１８６の制御端子Ｅおよびイ
ンバータ１８４に入力れ、制御信号REFおよび
制御信号MNOは第６および第７の選択回路１８
５，１８６の選択端子Ｓ０およびＳ１にそれぞれ
入力されている。第１〜第３のコード生成回路１
８１〜１８３はそれぞれリフレツシユコード、読
出しコード、およ書込みコードを生成し、第６お
よび第７の選択回路１８５，１８６の入力端子Ａ
０〜Ａ３、あるいは第１のANDゲート１８７に
接続してある。第６の選択回路１８５の出力は第
２のORゲート１８８に入力し、第１のANDゲー
ト１８７の出力との論理和をとる。その結果、得
られた論理和を第１の命令コードCM１として送
出する。第７の選択回路１８６の出力は第３の
ORゲート１８９に入力し、第１のANDゲート１
８７の出力との論理和をとる。その結果、得られ
た論理和を第２の命令コードCM２として送出す
る。次に、第６および第７の選択回路１８５，１
８６の選択端子Ｓ０，Ｓ１に供給される信号をＳ
０，Ｓ１で表せば、制御端子Ｅに現れる信号の状
態が１であつて、Ｓ０，Ｓ１が（０，０），（０，
１），（１，０），（１，１）のときには、それぞれ
入力端子Ａ０，Ａ１，Ａ２，Ａ３に入力された信
号が選択される。したがつて、制御信号STAの
状態が０のときには、第６および第７の選択回路
１８５，１８６の出力の状態は常に０である。一
方、第１のANDゲート１８７は第１のコード生
成回路１８１の入力をそのまま出力するので、第
１および第２の命令モードCM１，CM２は共に
リフレツシユコードとなる。逆に、制御信号
STAの状態が１であると、上述の説明から明ら
かなように制御信号REF，MNOの値に応じて第
１および第２の命令コードCM１，CM２は第５
図の状態に示すように送出される。第４図に詳細
裁に示したような命令コード発生回路で第２図、
あるいは第３図で説明した動作が可能であること
はいうまでもない。

第６図は第２図に示した割込み制御回路７０の
具体的実例を詳細に説明する図である。第６図に
おいて、デコーダ７１は第２図のアドレスカウン
タ６０の出力の下位ビツトCNTを入力して解読
する。解読の結果、出力端子Ｃ０，Ｃ１からは順
次あらかじめ定められた時間間隔で状態１を出力
する。デコーダ７１の出力端子Ｃ０，Ｃ１は第５
図に示すように第１および第２のフリツプフロツ
プ７２，７３のセツト端子Ｓに接続してあり、出
力端子Ｃ２はリセツト端子Ｒ、ならびに第２〜第
４のANDゲート１７１，１７２，１７３に接続
してある。第２および第３のANDゲート１７１，
１７２はそれぞれ第３のフリツプフロツプ７４の
出力および、カウンタ７６の出力をいま一方の入
力としており、これらのゲートはそれぞれ第４の
フリツプフロツプ７５のセツト端子Ｓおよびリセ
ツト端子Ｒに信号を供給する。第４のフリツプフ
ロツプ７５の出力端子Ｑは第４および第６のゲー
ト１７３，１７５の入力端子に接続してあり、さ
らに第３のフリツプフロツプ７４のリセツト端子
Ｒにも接続してある。また、第４のフリツプフロ
ツプ７５の出力端子Ｑからの出力は制御信号
STAとして外部に送出してある。一方の出力端
子０は第５およい第７のゲート１７４，１７６に
接続してあり、さらに割込みカウンタ７６のクリ
ア端子CLにも接続してある。割込みカウンタ７
６のカウントアツプ端子CUには第４のANDゲー
ト１７３からのカウントアツプ信号を加え割込み
カウンタ７６のカウント数が所定の値になると出
力端子CRから状態１が出力される。初期状態に
おいては第３および第４のフリツプフロツプ７
４，７５は共にリセツト状態にあるため、割込み
カウンタ７６もクリア状態となつている。一方、
第１および第２のフリツプフロツプ７２，７３は
定期的にセツトとリセツトを繰り返し、第６およ
び第７のANDゲート１７５，１７６を経由して
第４のORゲート１７７に対して出力を供給す
る。第１のフリツプフロツプ７２の出力がセツト
された時には第３図に示した制御信号INTのパ
ルス幅（状態１）は時間τ2になる。一方、第３図
からも明らかなように第２のフリツプフロツプ７
３の出力は制御信号REFとして送出される。し
かし、制御信号INTは第４のORゲート１７７の
出力であり、初期状態において制御信号REFと
同一の波形であることはいうまでもない。初期状
態で外部の制御装置からトリガ信号TGOが入力
されると、第５のANDゲート１７４で得られた
論理積が１になり、これによつて第３のフリツプ
フロツプ７４がセツトされる。そこで第３のフリ
ツプフロツプ７４の出力の状態は１となる。この
時、デコーダ７１の出力端子Ｃ２に１が現れる
と、第２のANDゲート１７１の出力の状態が１
となり、第４のフリツプフロツプ７５がセツトさ
れる。この結果、第５および第６のANDゲート
１７４，１７５の出力の状態は０となり、割込み
カウンタ７６はタリア状態から解放される。制御
信号STAの状態が１になると、第３のフリツプ
フロツプ７４はリセツトされ、第４のANDゲー
ト１７３が開かれる。よつて、割込みカウンタ７
６はデコーダ７１の出力端子Ｃ２に１が現れる毎
にカウントアツプされ、第６のANDゲート１７
５が開かれる。したがつて、制御信号INTは第
１のフリツプフロツプ７２の出力と同じ波形であ
る。割込みカウンタ７６がカウントアツプを続け
てカウント値が所定の値、すなわち第２図におけ
る第１および第２の記憶装置のワード数に等しい
値になると、割込みカウンタ７６の出力端子CR
には１が現れ、第３のANDゲート１７２が開く。
その結果、デコーダ７１の出力端子に１が現れた
ときに第４のフリツプフロツプ７５はリセツトさ
れ、制御信号STAの状態は０になり、割込み制
御回路７は初期状態に戻る。

以上の説明から明らかなように、第６図の回路
は第２図および第３図で説明した機能を十分に果
していることは勿論である。さて、以上本発明の
詳細を説明してきたが、本発明によれは割込み時
間が若干増加するのみで、他には中央処理装置の
動作に一切影響を与えず、第２の記憶装置２の内
容を第１の記憶装置１に一致させ得ることは明ら
かである。また本発明を採用しない場合に比べて
ハードウエアは増加するが、これらは第２図から
明らかなように第１〜第４の選択回路１００，１
２０，４５，５５、割込み制御回路７０、命令コ
ード発生回８０など、わずかな量であるためシス
テムの信頼度に重大な影響を与えるものではな
い。

【図面の簡単な説明】

第１図は本発明による並列二重化記憶装置の構
成の実施例を示す図であり、第１図ａに第１の実
施例、第１図ｂに第２の実施例を示す。第２図は
本発明により第１図ａに示した実施例の詳細なブ
ロツク図であり、特に並列制御装置の詳細なブロ
ツク構成を示す図である。第３図は第２図に示し
た並列制御装置の制御信号のタイミングダイアグ
ラムを示す図である。第４図は第２図に示した並
列制御装置に使用する命令コード発生回路の構成
の一実施例の詳細を示すブロツク図である。第５
図は第４図に示した命令コード発生回路の制御信
号の状態と命令コードとの関係を示す図である。
第６図は第２図に示した並列制御装置に使用する
割込み制御回路の構成の一実施例の詳細を示すブ
ロツク図である。１，２，３，４……記憶装置、５……並列制御
装置、１０，１１……並列二重化記憶装置、２
０，２１……記憶制御装置、６０……アドレスカ
ウンタ、７０……割込み制御装置、８０……命令
コード発生回路、１３０……記憶装置指示レジス
タ、９０……起動信号発生回路、１００，１２
０，４５，５５，１５０，１８５，１８６……選
択回路、１４０……データレジスタ、３１〜３
６，４１〜４４，５１〜５４……バツフア、１１
０，１８８，１８９，１７７……ORゲート、１
８７，１７１〜１７６……ANDゲート、１８４
……インバータ、１８１〜１８３……コード生成
回路、７１……デコーダ、７２〜７５……フリツ
プフロツプ、７６……割込みカウンタ。

Claims

【特許請求の範囲】

１相互に冗長系を構成するように同一アドレス
に対して同一内容の情報を記憶するための第１お
よび第２の記憶装置と、前記第１および第２の記
憶装置の前記同一アドレスに対して同一内容の情
報を書込み、あるいは読出すための制御を行うた
めの並列制御装置とを具備した並列二重化記憶装
置において、前記並列制御装置がアドレスカウン
タと、割込み制御回路と、命令コード発生回路
と、記憶装置指示レジスタと、データレジスタ
と、起動信号発生回路と、複数箇の選択回路と、
複数箇のバツフアと、１箇または複数箇のORゲ
ートとを具備し、且つ、前記命令コード発生回路
が複数箇のコード生成回路と、複数箇の選択回路
と、複数箇のORゲートと、１箇または複数箇の
ANDゲートと、１箇または複数箇のインバータ
とを具備し、且つ、前記割込み制御回路がデコー
ダと、割込みカウンタと、複数箇のフリツプフロ
ツプと、複数箇のANDゲートと、１箇または複
数箇のORゲートとを具備し、且つ、前記割込み
制御回路が第１の時間幅ならびに第２の時間幅を
定義するため複数の制御信号を送出し、且つ、前
記命令コード発生回路が前記第１の時間幅に対応
して前記第１および第２の記憶装置に対してリフ
レツシユ命令を送出し、前記第２の時間幅の前半
に対応してリード命令を前記第１の記憶装置に送
出すると共にリフレツシユ命令を前記第２の記憶
装置に送出し、前記第２の時間幅の後半に対応し
てリフレツシユ命令を前記第１の記憶装置に送出
すると共にライト命令を前記第２の記憶装置に送
出するように構成したことを特徴とする並列二重
化記憶装置。