JPH0413886B2 - - Google Patents
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- JPH0413886B2 JPH0413886B2 JP60056501A JP5650185A JPH0413886B2 JP H0413886 B2 JPH0413886 B2 JP H0413886B2 JP 60056501 A JP60056501 A JP 60056501A JP 5650185 A JP5650185 A JP 5650185A JP H0413886 B2 JPH0413886 B2 JP H0413886B2
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- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アナログ入力信号をパルス信号化す
るパルス化回路などに使用されるヒステリシス付
き電圧比較回路に関する。
るパルス化回路などに使用されるヒステリシス付
き電圧比較回路に関する。
従来、ヒステリシス付き電圧比較回路の２つの
閾値電圧（入力電圧上昇方向の閾値電圧VTHおよ
び入力電圧低下方向の閾値電圧VTL）を独立に選
択設定する必要がある場合には、第４図に示すよ
うな回路構成が採用されている。即ち、入力電圧
Vioは第１の電圧比較器５１の非反転入力端（＋）
および第２の電圧比較器５２の反転入力端（−）
に印加される。上記第１の電圧比較器５１の
（−）入力端には第１の基準電圧（前記VTHに相
当する）が印加され、この出力端はRS型フリツ
プフロツプFF回路５３のセツト入力端Ｓに接続
されている。また、前記第２の電圧比較器５２の
（＋）入力端には第２の基準電圧（前記VTLに相
当する）が印加され、この出力端は前記FF回路
５３のリセツト入力端Ｒに接続されている。
閾値電圧（入力電圧上昇方向の閾値電圧VTHおよ
び入力電圧低下方向の閾値電圧VTL）を独立に選
択設定する必要がある場合には、第４図に示すよ
うな回路構成が採用されている。即ち、入力電圧
Vioは第１の電圧比較器５１の非反転入力端（＋）
および第２の電圧比較器５２の反転入力端（−）
に印加される。上記第１の電圧比較器５１の
（−）入力端には第１の基準電圧（前記VTHに相
当する）が印加され、この出力端はRS型フリツ
プフロツプFF回路５３のセツト入力端Ｓに接続
されている。また、前記第２の電圧比較器５２の
（＋）入力端には第２の基準電圧（前記VTLに相
当する）が印加され、この出力端は前記FF回路
５３のリセツト入力端Ｒに接続されている。
上記電圧比較回路においては、第５図に示すよ
うに正弦波入力の電圧レベルが前記VTHより大き
い期間には第１の電圧比較器５１の出力が“１”
レベルになり、上記入力電圧レベルが前記VTLよ
り小さい期間には第２の電圧比較器５２の出力が
“１”レベルになる。したがつて、FF回路５３
は、上記入力電圧レベルが前記VTHより大きくな
つたときにセツトされ、入力電圧レベルが前記
VTLより小さくなつたときにリセツトされること
によつて、その出力端Ｑには図示のようなパルス
電圧が現われる。
うに正弦波入力の電圧レベルが前記VTHより大き
い期間には第１の電圧比較器５１の出力が“１”
レベルになり、上記入力電圧レベルが前記VTLよ
り小さい期間には第２の電圧比較器５２の出力が
“１”レベルになる。したがつて、FF回路５３
は、上記入力電圧レベルが前記VTHより大きくな
つたときにセツトされ、入力電圧レベルが前記
VTLより小さくなつたときにリセツトされること
によつて、その出力端Ｑには図示のようなパルス
電圧が現われる。
上記した従来の回路では、電圧比較器が２個、
FF回路が１個使用されており、これらの電圧比
較器およびFF回路は通常の回路構成では７〜10
素子必要であるので、回路全体の素子数が21〜30
程度の多くを必要とする欠点があつた。
FF回路が１個使用されており、これらの電圧比
較器およびFF回路は通常の回路構成では７〜10
素子必要であるので、回路全体の素子数が21〜30
程度の多くを必要とする欠点があつた。
本発明は上記の事情に鑑みてなされたもので、
使用回路素子を著しく減少でき、ヒステリシス幅
の両端電圧を独立に設定でき、ヒステリシス幅を
自由に設定し得るヒステリシス付き電圧比較回路
を提供するものである。
使用回路素子を著しく減少でき、ヒステリシス幅
の両端電圧を独立に設定でき、ヒステリシス幅を
自由に設定し得るヒステリシス付き電圧比較回路
を提供するものである。
即ち、本発明のヒステリシス付き電圧比較回路
は、第１の差動対トランジスタおよび第２の差動
対トランジスタに共通の負荷としてカレントミラ
ー回路を接続し、第２の差動対トランジスタの一
方のトランジスタのコレクタ電位を入力とする出
力バツフア回路を設け、このバツフア回路の出力
電位がベース入力として与えられるトランジスタ
を前記第２の差動対トランジスタのエミツタ相互
接続点と接地端との間に接続してなり、前記第１
の差動対および第２の差動対の各一方のトランジ
スタのベースそれぞれに同じ電圧を印加し、各他
方のトランジスタのベースそれぞれに相異なるレ
ベルの電圧を印加するようにしてなることを特徴
とするものである。
は、第１の差動対トランジスタおよび第２の差動
対トランジスタに共通の負荷としてカレントミラ
ー回路を接続し、第２の差動対トランジスタの一
方のトランジスタのコレクタ電位を入力とする出
力バツフア回路を設け、このバツフア回路の出力
電位がベース入力として与えられるトランジスタ
を前記第２の差動対トランジスタのエミツタ相互
接続点と接地端との間に接続してなり、前記第１
の差動対および第２の差動対の各一方のトランジ
スタのベースそれぞれに同じ電圧を印加し、各他
方のトランジスタのベースそれぞれに相異なるレ
ベルの電圧を印加するようにしてなることを特徴
とするものである。
これによつて、前記同じ電圧としてたとえば入
力電圧を、また前記相異なるレベルの電圧として
第１，第２の基準電圧を独立に印加することによ
つて、この２つの基準電圧でヒステリシス幅が定
まる電圧比較動作が行なわれるようになり、使用
回路素子数が極めて少なく、回路構成は簡素なも
のとなる。
力電圧を、また前記相異なるレベルの電圧として
第１，第２の基準電圧を独立に印加することによ
つて、この２つの基準電圧でヒステリシス幅が定
まる電圧比較動作が行なわれるようになり、使用
回路素子数が極めて少なく、回路構成は簡素なも
のとなる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図において、PNP形の第１のトランジス
タQ1および第２のトランジスタQ2はエミツタ相
互が接続されて第１の差動対をなしており、この
エミツタ接続点とＶc.c.電源との間には定電流I1を
流すための第１の定電流源１が接続されている。
そして、上記第１のトランジスタQ1のベースに
は入力電圧Vioが印加され、第２のトランジスタ
Q2のベースには第１の基準電圧VTHが印加され
る。また、PNP形の第２のトランジスタQ3およ
び第４のトランジスタQ4はエミツタ相互が接続
されて第２の差動対をなしており、このエミツタ
接続点とＶc.c.電源との間には定電流I2を流すため
の第２の定電流源２が接続されている。そして、
上記第３のトランジスタQ3のベースには前記入
力電圧Vioが印加され、第４のトランジスタQ4の
ベースには第２の基準電圧VTLが印加される。一
方、NPN形の第５のトランジスタQ5と第６のト
ランジスタQ6とは、ベース相互が接続され、そ
れぞれのエミツタが接地され、第５のトランジス
タQ5のコレクタ・ベース相互が接続されており、
これらはカレントミラー回路CMを形成してい
る。このカレントミラー回路CMは、前記第１の
差動対トランジスタQ1，Q2および第２の差動対
トランジスタQ3，Q4に対して共通の負荷となつ
ており、その一次側の第５のトランジスタQ5の
コレクタは前記第１のトランジスタQ1および第
３のトランジスタQ3の各コレクタに接続されて
おり、二次側の第６のトランジスタQ6のコレク
タは前記第２のトランジスタQ2および第４のト
ランジスタQ4の各コレクタに接続されている。
そして、上記トランジスタQ4のコレクタに出力
バツフア回路、たとえばNPN形の第７のトラン
ジスタQ7のベースが接続され、このトランジス
タQ7のエミツタは接地され、コレクタとＶc.c.電
源との間には定電流I3を流すための第３の定電流
源３が接続されており、このコレクタは出力端子
４に接続されている。また、このコレクタは抵抗
R1を介してNPN形の第８のトランジスタQ8のベ
ースに接続され、このトランジスタQ8のエミツ
タは接地され、コレクタは前記第２の差動対トラ
ンジスタQ3，Q4のエミツタ接続点に接続されて
いる。
タQ1および第２のトランジスタQ2はエミツタ相
互が接続されて第１の差動対をなしており、この
エミツタ接続点とＶc.c.電源との間には定電流I1を
流すための第１の定電流源１が接続されている。
そして、上記第１のトランジスタQ1のベースに
は入力電圧Vioが印加され、第２のトランジスタ
Q2のベースには第１の基準電圧VTHが印加され
る。また、PNP形の第２のトランジスタQ3およ
び第４のトランジスタQ4はエミツタ相互が接続
されて第２の差動対をなしており、このエミツタ
接続点とＶc.c.電源との間には定電流I2を流すため
の第２の定電流源２が接続されている。そして、
上記第３のトランジスタQ3のベースには前記入
力電圧Vioが印加され、第４のトランジスタQ4の
ベースには第２の基準電圧VTLが印加される。一
方、NPN形の第５のトランジスタQ5と第６のト
ランジスタQ6とは、ベース相互が接続され、そ
れぞれのエミツタが接地され、第５のトランジス
タQ5のコレクタ・ベース相互が接続されており、
これらはカレントミラー回路CMを形成してい
る。このカレントミラー回路CMは、前記第１の
差動対トランジスタQ1，Q2および第２の差動対
トランジスタQ3，Q4に対して共通の負荷となつ
ており、その一次側の第５のトランジスタQ5の
コレクタは前記第１のトランジスタQ1および第
３のトランジスタQ3の各コレクタに接続されて
おり、二次側の第６のトランジスタQ6のコレク
タは前記第２のトランジスタQ2および第４のト
ランジスタQ4の各コレクタに接続されている。
そして、上記トランジスタQ4のコレクタに出力
バツフア回路、たとえばNPN形の第７のトラン
ジスタQ7のベースが接続され、このトランジス
タQ7のエミツタは接地され、コレクタとＶc.c.電
源との間には定電流I3を流すための第３の定電流
源３が接続されており、このコレクタは出力端子
４に接続されている。また、このコレクタは抵抗
R1を介してNPN形の第８のトランジスタQ8のベ
ースに接続され、このトランジスタQ8のエミツ
タは接地され、コレクタは前記第２の差動対トラ
ンジスタQ3，Q4のエミツタ接続点に接続されて
いる。
上記回路において、第２の差動対をなすトラン
ジスタQ3，Q4のエミツタ面積比は１：ｎ（たとえ
ば１：２）に設定されており、第１の差動対用の
定電流源１の定電流I1と第２の差動対用の定電流
源２の定電流I2との比は１：ｎ＋１（本例では
１：３）つまりI2＝3I1に設定されている。
ジスタQ3，Q4のエミツタ面積比は１：ｎ（たとえ
ば１：２）に設定されており、第１の差動対用の
定電流源１の定電流I1と第２の差動対用の定電流
源２の定電流I2との比は１：ｎ＋１（本例では
１：３）つまりI2＝3I1に設定されている。
次に、上記構成によるヒステリシス付き電圧比
較回路にたとえば正弦波の入力電圧Vioが印加さ
れた場合の動作を第２図を参照して説明する。入
力電圧レベルが第１の基準電圧VTHより大きい期
間Ａにおいては、第１の差動対トランジスタQ1，
Q2は各対応してオフ，オン状態になり、第２の
トランジスタQ2に定電流I1が流れる。また、上記
Ａ期間になつたとき、第２の差動対トランジスタ
Q3，Q4は後述する期間Ｄにおけるそれぞれオフ
状態のままである。したがつて、期間Ａになつた
とき、カレントミラー回路CMの一次側のトラン
ジスタQ5には電流が流れず、二次側のトランジ
スタQ6にも電流が流れず、前記第２のトランジ
スタQ2からの電流I1により第７のトランジスタ
Q7がオン駆動され、出力端子４は接地電位
（“０”レベル）になる。これによつて、第８のト
ランジスタQ8はオフ状態になり、前記第４のト
ランジスタQ4がオンになり、第２の定電流源２
からの定電流I2が流れる。
較回路にたとえば正弦波の入力電圧Vioが印加さ
れた場合の動作を第２図を参照して説明する。入
力電圧レベルが第１の基準電圧VTHより大きい期
間Ａにおいては、第１の差動対トランジスタQ1，
Q2は各対応してオフ，オン状態になり、第２の
トランジスタQ2に定電流I1が流れる。また、上記
Ａ期間になつたとき、第２の差動対トランジスタ
Q3，Q4は後述する期間Ｄにおけるそれぞれオフ
状態のままである。したがつて、期間Ａになつた
とき、カレントミラー回路CMの一次側のトラン
ジスタQ5には電流が流れず、二次側のトランジ
スタQ6にも電流が流れず、前記第２のトランジ
スタQ2からの電流I1により第７のトランジスタ
Q7がオン駆動され、出力端子４は接地電位
（“０”レベル）になる。これによつて、第８のト
ランジスタQ8はオフ状態になり、前記第４のト
ランジスタQ4がオンになり、第２の定電流源２
からの定電流I2が流れる。
次に、入力電圧レベルが低下して前記第１の基
準電圧VTHと第２の基準電圧VTLとの中間になる
期間Ｂにおいては、第１の差動対トランジスタ
Q1，Q2は各対応してオン，オフ状態になり、第
１のトランジスタQ1に定電流I1が流れる。これに
対して、第２の差動対トランジタQ3，Q4は各対
応してオフ，オン状態のままであり、カレントミ
ラー回路CMの一次側のトランジスタQ5には前記
第１のトランジスタQ1からの電流I1が流れ、二次
側のトランジスタQ6にも電流I1が流れる。したが
つて、第４のトランジスタQ4に流れる電流I2（＝
3I1）のうち前記カレントミラー回路CMの二次側
トランジスタQ6に流れる電流I1以外の電流2I1に
より第７のトランジスタQ7はオン駆動されたま
まであり、これによつて第８のトランジスタQ8
はオフ状態のままである。
準電圧VTHと第２の基準電圧VTLとの中間になる
期間Ｂにおいては、第１の差動対トランジスタ
Q1，Q2は各対応してオン，オフ状態になり、第
１のトランジスタQ1に定電流I1が流れる。これに
対して、第２の差動対トランジタQ3，Q4は各対
応してオフ，オン状態のままであり、カレントミ
ラー回路CMの一次側のトランジスタQ5には前記
第１のトランジスタQ1からの電流I1が流れ、二次
側のトランジスタQ6にも電流I1が流れる。したが
つて、第４のトランジスタQ4に流れる電流I2（＝
3I1）のうち前記カレントミラー回路CMの二次側
トランジスタQ6に流れる電流I1以外の電流2I1に
より第７のトランジスタQ7はオン駆動されたま
まであり、これによつて第８のトランジスタQ8
はオフ状態のままである。
さらに、入力電圧レベルが低下して前記第２の
基準電圧VTLより小さくなる期間Ｃにおいては、
第１の差動対トランジスタQ1，Q2は各対応して
オン，オフ状態のままであり、第２の差動対にお
けるトランジスタQ3がオン状態になり、この第
３のトランジスタQ3には第２の定電流源２から
の電流I2（＝3I1）のうちI1が流れる。したがつて、
カレントミラー回路CMの一次側トランジスタQ5
には第１のトランジスタQ1からの電流I1および第
３のトランジスタQ3からの電流I1が流れるように
なり、二次側トランジスタQ6には第４のトラン
ジスタQ4からの電流2Iが流れ、第７のトランジ
スタQ7はオン駆動に必要なベース電流が流れな
いのでオフ状態になり、出力端子４はＶc.c.電位
（“１”レベル）になる。これによつて、定電流I3
により第８のトランジスタQ8がオン駆動され、
このトランジスタQ8は第２の定電流源２からの
電流I2が流れてオン状態になり、トランジスタ
Q3，Q4はそれぞれオフ状態になる。なお、上記
期間Ｃになつたとき、第３のトランジスタQ3と
第４のトランジスタQ4にはそれぞれのエミツタ
面積比１：２に対応してI1，2I1の電流が流れ、
それぞれのベース・エミツタ間電圧が等しくなつ
ているので、入力電圧Vioと第２の基準電圧VTLと
の比較精度が良い。
基準電圧VTLより小さくなる期間Ｃにおいては、
第１の差動対トランジスタQ1，Q2は各対応して
オン，オフ状態のままであり、第２の差動対にお
けるトランジスタQ3がオン状態になり、この第
３のトランジスタQ3には第２の定電流源２から
の電流I2（＝3I1）のうちI1が流れる。したがつて、
カレントミラー回路CMの一次側トランジスタQ5
には第１のトランジスタQ1からの電流I1および第
３のトランジスタQ3からの電流I1が流れるように
なり、二次側トランジスタQ6には第４のトラン
ジスタQ4からの電流2Iが流れ、第７のトランジ
スタQ7はオン駆動に必要なベース電流が流れな
いのでオフ状態になり、出力端子４はＶc.c.電位
（“１”レベル）になる。これによつて、定電流I3
により第８のトランジスタQ8がオン駆動され、
このトランジスタQ8は第２の定電流源２からの
電流I2が流れてオン状態になり、トランジスタ
Q3，Q4はそれぞれオフ状態になる。なお、上記
期間Ｃになつたとき、第３のトランジスタQ3と
第４のトランジスタQ4にはそれぞれのエミツタ
面積比１：２に対応してI1，2I1の電流が流れ、
それぞれのベース・エミツタ間電圧が等しくなつ
ているので、入力電圧Vioと第２の基準電圧VTLと
の比較精度が良い。
次に、入力電圧レベルが上昇して前記第２の基
準電圧VTLと第１の基準電圧VTHとの中間になる
期間Ｄにおいては、第２の差動対トランジスタ
Q3，Q4はそれぞれオフ状態のままであり、第１
の差動対トランジスタQ1，Q2はオン，オフ状態
のままである。したがつて、カレントミミラー回
路CMの一次側トランジスタQ5には第１のトラン
ジスタQ1からの電流I1が流れるが、二次側トラン
ジスタQ6には電流が流れず、第７のトランジス
タQ7もオン駆動に必要なベース電流が流れない
のでオフ状態のままであり、第８のトランジスタ
Q8は定電流I3によりオン駆動されてオン状態のま
まであり、第３，第４のトランジスタQ3，Q4は
それぞれオフ状態のままである。
準電圧VTLと第１の基準電圧VTHとの中間になる
期間Ｄにおいては、第２の差動対トランジスタ
Q3，Q4はそれぞれオフ状態のままであり、第１
の差動対トランジスタQ1，Q2はオン，オフ状態
のままである。したがつて、カレントミミラー回
路CMの一次側トランジスタQ5には第１のトラン
ジスタQ1からの電流I1が流れるが、二次側トラン
ジスタQ6には電流が流れず、第７のトランジス
タQ7もオン駆動に必要なベース電流が流れない
のでオフ状態のままであり、第８のトランジスタ
Q8は定電流I3によりオン駆動されてオン状態のま
まであり、第３，第４のトランジスタQ3，Q4は
それぞれオフ状態のままである。
即ち、上記ヒステリシス付き電圧比較回路にお
いては、第１の基準電圧VTHと第２の基準電圧
VTLとの差に相当するヒステリシス幅を有する電
圧比較が可能であり、上記各基準電圧VTH，VTL
を独立に自由に設定することが可能である。ま
た、上記回路においては、基準電圧VTH，VHLを
印加する端子（第２，第４のトランジスタQ2，
Q4のベース）の入力インピーダンスが高いので、
入力インピーダンスの高い基準電圧源を用いるこ
とができ、基準電圧VTH，VTLとして設定可能な
電圧範囲が広い。また、第１の定電流源１と第２
の定電流源２との電流比および第２の差動対トラ
ンジスタQ3，Q4のエミツタ面積比を適切に設定
することによつて、第２の基準電圧VTLと入力電
圧Vioとの比較精度が良くなる。しかも、上記電
圧比較回路は、各電流源をそれぞれ１個のトラン
ジスタで実現するものとすれば、トランジスタの
使用数は11個、抵抗の使用数は１個であり、使用
回路素子の合計は12個であつて従来例に比べて極
めて簡単化されている。
いては、第１の基準電圧VTHと第２の基準電圧
VTLとの差に相当するヒステリシス幅を有する電
圧比較が可能であり、上記各基準電圧VTH，VTL
を独立に自由に設定することが可能である。ま
た、上記回路においては、基準電圧VTH，VHLを
印加する端子（第２，第４のトランジスタQ2，
Q4のベース）の入力インピーダンスが高いので、
入力インピーダンスの高い基準電圧源を用いるこ
とができ、基準電圧VTH，VTLとして設定可能な
電圧範囲が広い。また、第１の定電流源１と第２
の定電流源２との電流比および第２の差動対トラ
ンジスタQ3，Q4のエミツタ面積比を適切に設定
することによつて、第２の基準電圧VTLと入力電
圧Vioとの比較精度が良くなる。しかも、上記電
圧比較回路は、各電流源をそれぞれ１個のトラン
ジスタで実現するものとすれば、トランジスタの
使用数は11個、抵抗の使用数は１個であり、使用
回路素子の合計は12個であつて従来例に比べて極
めて簡単化されている。
第３図は、上記第１図の回路の変形例を示して
おり、第１図の回路に比べて異なるのは、(1)入力
端子５と接地端との間に抵抗R2，R3，R4を直列
に接続し、抵抗R2，R3の接続点を第１のトラン
ジスタQ1のベースに接続し、抵抗R3，R4の接続
点を第３のトランジスタQ3のベースに接続して
いる点、(2)第２のトランジスタQ2と第４のトラ
ンジスタQ4のベース相互を共通接続し、ここに
基準電圧VSを印加している点、(3)出力バツフア
回路として、第７のトランジスタQ7のコレクタ
にNPN形の第９のトランジスタQ9のベースを接
続し、このトランジスタQ9のエミツタを接地し、
コレクタとＶc.c.電源端子との間に定電流I4を流す
ための第４の定電流源６を接続し、上記コレクタ
を前記抵抗R1の一端に接続するように変更した
点である。その他は第１図と同じであるので、第
１図中と同一部分には同一符号を付している。
おり、第１図の回路に比べて異なるのは、(1)入力
端子５と接地端との間に抵抗R2，R3，R4を直列
に接続し、抵抗R2，R3の接続点を第１のトラン
ジスタQ1のベースに接続し、抵抗R3，R4の接続
点を第３のトランジスタQ3のベースに接続して
いる点、(2)第２のトランジスタQ2と第４のトラ
ンジスタQ4のベース相互を共通接続し、ここに
基準電圧VSを印加している点、(3)出力バツフア
回路として、第７のトランジスタQ7のコレクタ
にNPN形の第９のトランジスタQ9のベースを接
続し、このトランジスタQ9のエミツタを接地し、
コレクタとＶc.c.電源端子との間に定電流I4を流す
ための第４の定電流源６を接続し、上記コレクタ
を前記抵抗R1の一端に接続するように変更した
点である。その他は第１図と同じであるので、第
１図中と同一部分には同一符号を付している。
上記回路においては、入力端子５の入力電圧
Vioが第１の基準電圧VTHより大きい期間にトラン
ジスタQ1，Q3がそれぞれオフ状態になるものと
すればば、上記VTHは VTH×R4／R2＋R3＋R4＝VS ∴VTH＝R2＋R3＋R4／R4×VS で表わされる。また、入力端子６の入力電圧Vio
が第２の基準電圧VTLより小さい期間にトランジ
スタQ1，Q3がそれぞれオン状態になるものとす
れば、上記VTLは VTL×R3＋R4／R2＋R3＋R4＝VS ∴VTL＝R2＋R3＋R4／R3＋R4×VS で表わされる。
Vioが第１の基準電圧VTHより大きい期間にトラン
ジスタQ1，Q3がそれぞれオフ状態になるものと
すればば、上記VTHは VTH×R4／R2＋R3＋R4＝VS ∴VTH＝R2＋R3＋R4／R4×VS で表わされる。また、入力端子６の入力電圧Vio
が第２の基準電圧VTLより小さい期間にトランジ
スタQ1，Q3がそれぞれオン状態になるものとす
れば、上記VTLは VTL×R3＋R4／R2＋R3＋R4＝VS ∴VTL＝R2＋R3＋R4／R3＋R4×VS で表わされる。
上記第３図の回路の動作は前記実施例の動作に
準じて行なわれるが、第９のトランジスタQ9を
付加したことによつてトランジスタQ7とQ8とが
同じスイツチ状態になり、出力電圧Vputのレベル
が前記実施例におけるVputとは逆相になる。
準じて行なわれるが、第９のトランジスタQ9を
付加したことによつてトランジスタQ7とQ8とが
同じスイツチ状態になり、出力電圧Vputのレベル
が前記実施例におけるVputとは逆相になる。
上述したように本発明のヒステリシス付き電圧
比較回路によれば、使用回路素子数を著しく減少
でき、ヒステリシス幅の両端電圧を独立に設定で
き、ヒステリシス幅を自由に設定することができ
る。
比較回路によれば、使用回路素子数を著しく減少
でき、ヒステリシス幅の両端電圧を独立に設定で
き、ヒステリシス幅を自由に設定することができ
る。
第１図は本発明のヒステリシス付き電圧比較回
路の一実施例を示す回路図、第２図は第１図の回
路の動作説明をするために示す信号波形図、第３
図は本発明の他の実施例を示す回路図、第４図は
従来のヒステリシス付き電圧比較回路を示すブロ
ツク図、第５図は第４図の回路動作を示す信号波
形図である。 １〜３，６……定電流源、４……出力端子、５
……入力端子、Q1〜Q9……トランジスタ、R1〜
R4……抵抗、CM……カレントミラー回路。
路の一実施例を示す回路図、第２図は第１図の回
路の動作説明をするために示す信号波形図、第３
図は本発明の他の実施例を示す回路図、第４図は
従来のヒステリシス付き電圧比較回路を示すブロ
ツク図、第５図は第４図の回路動作を示す信号波
形図である。 １〜３，６……定電流源、４……出力端子、５
……入力端子、Q1〜Q9……トランジスタ、R1〜
R4……抵抗、CM……カレントミラー回路。
Claims (1)
- 【特許請求の範囲】 １ エミツタ相互が接続されて第１の差動増幅対
をなす第１極性のトランジスタQ1，Q2と、 エミツタ相互が接続されて第２の差動増幅対を
なし、前記トランジスタQ1，Q2の各コレクタに
それぞれのコレクタが接続され、エミツタ面積比
が１：ｎ（ただし、ｎは正の数）に設定された第
１極性のトランジスタQ3，Q4と、 上記トランジスタQ3，Q4のコレクタに負荷と
して接続されたカレントミラー回路CMと、 上記第１の差動増幅対に電流を供給する第１の
電流源１と、 上記第２の差動増幅対に対し、上記第１の電流
源１の電流値の（ｎ＋１）倍の電流を供給する第
２の電流源２と、 前記トランジスタQ4のコレクタにベースが結
合され、コレクタが出力端子４に結合された第２
極性のトランジスタQ7と、 上記トランジスタQ7に電流を供給する第３の
電流源３と、 上記両トランジスタQ3，Q4のエミツタ相互接
続点にコレクタが接続され、エミツタが所定電位
端に接続された第２極性のトランジスタQ8と、 上記出力端子４と上記トランジスタQ8のベー
スとの間に接続された抵抗R1とを具備し、 前記第１の差動増幅対および第２の差動増幅対
の各一方のトランジスタのベースそれぞれには同
じ電圧を印加し、各他方のトランジスタのベース
それぞれには相異なるレベルの電圧を印加するよ
うにしてなることを特徴とするヒステリシス付き
電圧比較回路。 ２ 前記同じ電圧は入力電圧であり、前記相異な
るレベルの電圧は第１の基準電圧VTHおよび第２
の基準電圧VTLであることを特徴とする前記特許
請求の範囲第１項記載のヒステリシス付き電圧比
較回路。 ３ 前記同じ電圧は基準電圧VSであり、前記相
異なるレベルの電圧は入力電圧を分圧して生成し
たものであることを特徴とする前記特許請求の範
囲第１項記載のヒステリシス付き電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056501A JPS61214813A (ja) | 1985-03-20 | 1985-03-20 | ヒステリシス付き電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056501A JPS61214813A (ja) | 1985-03-20 | 1985-03-20 | ヒステリシス付き電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214813A JPS61214813A (ja) | 1986-09-24 |
| JPH0413886B2 true JPH0413886B2 (ja) | 1992-03-11 |
Family
ID=13028853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056501A Granted JPS61214813A (ja) | 1985-03-20 | 1985-03-20 | ヒステリシス付き電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214813A (ja) |
-
1985
- 1985-03-20 JP JP60056501A patent/JPS61214813A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214813A (ja) | 1986-09-24 |
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