JPH041397B2 - - Google Patents
Info
- Publication number
- JPH041397B2 JPH041397B2 JP58077378A JP7737883A JPH041397B2 JP H041397 B2 JPH041397 B2 JP H041397B2 JP 58077378 A JP58077378 A JP 58077378A JP 7737883 A JP7737883 A JP 7737883A JP H041397 B2 JPH041397 B2 JP H041397B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- integral
- sampling
- timing
- integrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 41
- 238000005070 sampling Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はMOSデバイス技術を使用したアナロ
グ−デイジタル混載型の大規模集積回路化に適し
たスイツチキヤパシタ積分器に関するものであ
る。
グ−デイジタル混載型の大規模集積回路化に適し
たスイツチキヤパシタ積分器に関するものであ
る。
（背景技術）
従来の積分器は第１図に示すCR積分器で積分
器の特性は(1)式のようになる。
器の特性は(1)式のようになる。
VOUT／VIN＝−１／jωCARB ……(1)
第１図の積分器と等価なスイツチドキヤパシタ
積分器を第２図に示す。但し、CB＝１／fRB（ｆ
＝１／Ｔ，Ｔ；サンプリング周期）である。第２
図においてSW1〜SW4はMOSトランジスタで第
６図に示すタイミングSW1とSW3はタイミング
φBが高レベルのとき導通し、SW2とSW4はBが
高レベルのとき導通、するというスイツチング動
作を繰り返して、周期Ｔでサンプリング容量CB
に入力信号電荷を充電し積分容量CAにその電荷
を転送する。第３図は説明の便利のために前記第
２図のMOSトランジスタを等価的なスイツチ
SW1〜SW4に置換した図であり第６図でφBが高
レベル、Bが低レベルの場合を示している。（第
４図、第５図においても、MOSトランジスタを
等価的なスイツチに置換えて図示する。）近年
LSIの集積度の向上につれて従来のスイツチドキ
ヤパシタ積分を使用した大規模なフイルタバンク
などをオンチツプ化しようとすると、演算増幅器
や容量面積の増加などにより、消費電力及びチツ
プサイズの増大、さらにチツプサイズ増大に伴な
う歩留りの低下、価格の上昇など多くの困難が生
じてきた。
積分器を第２図に示す。但し、CB＝１／fRB（ｆ
＝１／Ｔ，Ｔ；サンプリング周期）である。第２
図においてSW1〜SW4はMOSトランジスタで第
６図に示すタイミングSW1とSW3はタイミング
φBが高レベルのとき導通し、SW2とSW4はBが
高レベルのとき導通、するというスイツチング動
作を繰り返して、周期Ｔでサンプリング容量CB
に入力信号電荷を充電し積分容量CAにその電荷
を転送する。第３図は説明の便利のために前記第
２図のMOSトランジスタを等価的なスイツチ
SW1〜SW4に置換した図であり第６図でφBが高
レベル、Bが低レベルの場合を示している。（第
４図、第５図においても、MOSトランジスタを
等価的なスイツチに置換えて図示する。）近年
LSIの集積度の向上につれて従来のスイツチドキ
ヤパシタ積分を使用した大規模なフイルタバンク
などをオンチツプ化しようとすると、演算増幅器
や容量面積の増加などにより、消費電力及びチツ
プサイズの増大、さらにチツプサイズ増大に伴な
う歩留りの低下、価格の上昇など多くの困難が生
じてきた。
（発明の課題）
本発明はこれらの欠点を改善するためのもので
以下詳細に説明する。
以下詳細に説明する。
（発明の構成および作用）
本発明による時分割多重積分器を第４図に、ス
イツチタイミング図を第７図に示す。第４図にお
いてCBはサンプリング容量、C1〜CNはＮ個の個
別積分容量、Ccは共通積分容量、OPOは演算増
幅器、SW10〜SW80，SW1C〜SW2NCは切替えス
イツチを示し、第７図は該切替えスイツチのスイ
ツチタイミング図である。第４図において、サン
プリング容量CBの両端のスイツチSW10〜SW40は
第７図のφb，bのタイミングで周期Ｔの１／Ｎ
周期でスイツチングを繰返しサンプリング容量
CBの充電電荷を第７図φ1〜φNのタイミングで演
算増幅器OPOの出力端子と負極性入力端子の間
に切替スイツチSW1C〜SW2NCを通して接続さ
れる個別積分容量C1〜CNへ、及び第７図φb，b
のタイミングで動作するスイツチSW50，SW70，
φa，aのタイミングで動作するスイツチSW60，
SW80を両端にもつ共通積分容量Ccへ転送する。
共通積分容量CcはＮ個の個別積分容量C1〜CNと
並列接続されてＮ個の積分容量を構成する。い
ま、第７図のφ1のタイミング（1ch）での動作を
詳述するとφbのタイミング内ではサンプリング
容量CBはSW20，SW40を接地してサンプリング容
量CBに充電されている電荷を放電し初期状態と
なる。個別積分容量C1はタイミングφ1でONとな
る。SW1C，SW2Cを通して演算増幅器OPOの出
力端子と負極性端子に接続され、個別積分容量
C1の保持している１周期（Ｔ秒）前の電荷によ
る容量電圧により、演算増幅器の出力電圧を１周
期前の電圧に復旧させる。共通積分容量Ccにおい
ては共通積分容量の入力端子側はφbのタイミン
グでSW70をON、SW50をOFFして接地し、出力
端子側はφaのタイミングでSW80をON、SW60を
OFFして接地し、１つ前のタイミングφNで充電
した電荷を放電し、φa以後φbにいたる時間Tc（第
７図）でSW80をOFF、SW60をONして演算増幅
器OPOの出力電圧を充電し個別積分容量C1と同
電圧となる。次のタイミングbでは共通積分容
量Ccの入力端子側をタイミングbでスイツチ
SW50をON、SW70をOFFして、個別積分容量C1
と並列接続して１周期（Ｔ秒）前の積分容量CT1
（CT1＝C1＋Cc）を復活させる。ここで演算増幅器
の負極性端子は仮想接地入力であるため共通積分
容量の入力端子側の電位は接地時と変わらない。
サンプリング容量CBはタイミングBにおいて
SW10，SW30をON、SW20，SW40をOFFして入
力信号のサンプリング電荷を該積分容量CT1に転
送してφ1のタイミングにおける積分動作を終了
する。以後上述の動作をＴ／Ｎ時間ごとに繰り返
すことによりＮ個の積分特性が実現できる。ここ
で共通積分容量CcをＮ個の積分特性を実現する積
分容量CT1〜CTNの最小値以下とし、差分を個別積
分容量に割当てる（CTN−Cc＝CN、Ｎ＝１、２、
…、Ｎ）ことで、個別積分容量を最小化出来る。
第５図は本発明による積分器を使用した４多重の
時分割帯域通過フイルタの一実施例で第７図のタ
イミングで動作し、第８図のごとき４個の帯域通
過フイルタ出力を時分割で出力する。この帯域通
過フイルタの１チヤネルにおける伝達関数は(2)式
のようになる。中心周波数の近接した帯域通過フ
イルタは積分容量偏差が少ないため本発明による
容量削減効果は非常に大である。
イツチタイミング図を第７図に示す。第４図にお
いてCBはサンプリング容量、C1〜CNはＮ個の個
別積分容量、Ccは共通積分容量、OPOは演算増
幅器、SW10〜SW80，SW1C〜SW2NCは切替えス
イツチを示し、第７図は該切替えスイツチのスイ
ツチタイミング図である。第４図において、サン
プリング容量CBの両端のスイツチSW10〜SW40は
第７図のφb，bのタイミングで周期Ｔの１／Ｎ
周期でスイツチングを繰返しサンプリング容量
CBの充電電荷を第７図φ1〜φNのタイミングで演
算増幅器OPOの出力端子と負極性入力端子の間
に切替スイツチSW1C〜SW2NCを通して接続さ
れる個別積分容量C1〜CNへ、及び第７図φb，b
のタイミングで動作するスイツチSW50，SW70，
φa，aのタイミングで動作するスイツチSW60，
SW80を両端にもつ共通積分容量Ccへ転送する。
共通積分容量CcはＮ個の個別積分容量C1〜CNと
並列接続されてＮ個の積分容量を構成する。い
ま、第７図のφ1のタイミング（1ch）での動作を
詳述するとφbのタイミング内ではサンプリング
容量CBはSW20，SW40を接地してサンプリング容
量CBに充電されている電荷を放電し初期状態と
なる。個別積分容量C1はタイミングφ1でONとな
る。SW1C，SW2Cを通して演算増幅器OPOの出
力端子と負極性端子に接続され、個別積分容量
C1の保持している１周期（Ｔ秒）前の電荷によ
る容量電圧により、演算増幅器の出力電圧を１周
期前の電圧に復旧させる。共通積分容量Ccにおい
ては共通積分容量の入力端子側はφbのタイミン
グでSW70をON、SW50をOFFして接地し、出力
端子側はφaのタイミングでSW80をON、SW60を
OFFして接地し、１つ前のタイミングφNで充電
した電荷を放電し、φa以後φbにいたる時間Tc（第
７図）でSW80をOFF、SW60をONして演算増幅
器OPOの出力電圧を充電し個別積分容量C1と同
電圧となる。次のタイミングbでは共通積分容
量Ccの入力端子側をタイミングbでスイツチ
SW50をON、SW70をOFFして、個別積分容量C1
と並列接続して１周期（Ｔ秒）前の積分容量CT1
（CT1＝C1＋Cc）を復活させる。ここで演算増幅器
の負極性端子は仮想接地入力であるため共通積分
容量の入力端子側の電位は接地時と変わらない。
サンプリング容量CBはタイミングBにおいて
SW10，SW30をON、SW20，SW40をOFFして入
力信号のサンプリング電荷を該積分容量CT1に転
送してφ1のタイミングにおける積分動作を終了
する。以後上述の動作をＴ／Ｎ時間ごとに繰り返
すことによりＮ個の積分特性が実現できる。ここ
で共通積分容量CcをＮ個の積分特性を実現する積
分容量CT1〜CTNの最小値以下とし、差分を個別積
分容量に割当てる（CTN−Cc＝CN、Ｎ＝１、２、
…、Ｎ）ことで、個別積分容量を最小化出来る。
第５図は本発明による積分器を使用した４多重の
時分割帯域通過フイルタの一実施例で第７図のタ
イミングで動作し、第８図のごとき４個の帯域通
過フイルタ出力を時分割で出力する。この帯域通
過フイルタの１チヤネルにおける伝達関数は(2)式
のようになる。中心周波数の近接した帯域通過フ
イルタは積分容量偏差が少ないため本発明による
容量削減効果は非常に大である。
VOUT／VIN＝−K1（１−Z-1）／Z-2＋（K2K
3−K1−２）Z-1＋（１＋K1）……(2) K1＝CB1／CN1、K2＝CO2／CN1、 K3＝CB2／CN2（Ｎ＝１、２、…、４） Ｚ＝cosωT＋jsiNωT （ω＝2π、＝１／Ｔ、Ｔ：サンプリング周期） （発明の効果） 以上本発明によると従来のスイツチドキヤパシ
タ積分器の時分割多重使用による演算増幅器の削
減効果それに伴なう低電力化、チツプサイズの縮
小に加え、さらにスイツチドキヤパシタ積分器で
大きなチツプサイズをしめるところの積分容量を
共用化することによりチツプサイズの大幅縮小が
可能となり、最大限のチツプサイズの縮小とそれ
に伴なう歩留の向上、低価格化が実現できその効
果は非常に大である。
3−K1−２）Z-1＋（１＋K1）……(2) K1＝CB1／CN1、K2＝CO2／CN1、 K3＝CB2／CN2（Ｎ＝１、２、…、４） Ｚ＝cosωT＋jsiNωT （ω＝2π、＝１／Ｔ、Ｔ：サンプリング周期） （発明の効果） 以上本発明によると従来のスイツチドキヤパシ
タ積分器の時分割多重使用による演算増幅器の削
減効果それに伴なう低電力化、チツプサイズの縮
小に加え、さらにスイツチドキヤパシタ積分器で
大きなチツプサイズをしめるところの積分容量を
共用化することによりチツプサイズの大幅縮小が
可能となり、最大限のチツプサイズの縮小とそれ
に伴なう歩留の向上、低価格化が実現できその効
果は非常に大である。
第１図は従来のCR積分回路、第２図は第１図
をスイツチドキヤパシタで置換したスイツチドキ
ヤパシタ積分回路、第３図は第２図のMOSトラ
ンジスタスイツチをシンボル化した図、第４図は
本発明によるスイツチドキヤパシタ時分割多重積
分器、第５図は本発明の一実施例としての４多重
帯域通過フイルタ、第６図は第２図と第３図の装
置のスイツチタイミング図、第７図は第４図と第
５図の装置のスイツチタイミング図、第８図は第
５図の４多重帯域通過フイルターの入力信号、出
力信号の波形および周波数特性を示す図である。 CB……サンプリング容量、C1〜CN……個別積
分容量、Cc……共通積分容量、OPO……演算増
幅器、SW……MOSトランジスタスイツチ。
をスイツチドキヤパシタで置換したスイツチドキ
ヤパシタ積分回路、第３図は第２図のMOSトラ
ンジスタスイツチをシンボル化した図、第４図は
本発明によるスイツチドキヤパシタ時分割多重積
分器、第５図は本発明の一実施例としての４多重
帯域通過フイルタ、第６図は第２図と第３図の装
置のスイツチタイミング図、第７図は第４図と第
５図の装置のスイツチタイミング図、第８図は第
５図の４多重帯域通過フイルターの入力信号、出
力信号の波形および周波数特性を示す図である。 CB……サンプリング容量、C1〜CN……個別積
分容量、Cc……共通積分容量、OPO……演算増
幅器、SW……MOSトランジスタスイツチ。
Claims (1)
- １ 複数のスイツチ・キヤパシタ及び演算増幅器
を組合せて構成したスイツチドキヤパシタ積分器
において、サンプリング周期の１／Ｎ（Ｎは多重
度）倍で信号電荷をサンプリングするサンプリン
グ用キヤパシタとサンプリング周期の１／Ｎのパ
ルス幅だけ積分演算を行なう積分特性をきめる係
数をかねたＮ個のホールドキヤパシタと、サンプ
リング周期の１／Ｎのパルス幅で充放電を行なう
Ｎ個のホールドキヤパシタの最小容量以下の容量
をもつ共通係数キヤパシタをもち、該共通キヤパ
シタとホールドキヤパシタの和で積分特性を得る
ことを特徴とする時分割多重スイツチドキヤパシ
タ積分器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7737883A JPS59202598A (ja) | 1983-05-04 | 1983-05-04 | スイッチドキャパシタ積分器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7737883A JPS59202598A (ja) | 1983-05-04 | 1983-05-04 | スイッチドキャパシタ積分器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59202598A JPS59202598A (ja) | 1984-11-16 |
| JPH041397B2 true JPH041397B2 (ja) | 1992-01-10 |
Family
ID=13632229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7737883A Granted JPS59202598A (ja) | 1983-05-04 | 1983-05-04 | スイッチドキャパシタ積分器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202598A (ja) |
-
1983
- 1983-05-04 JP JP7737883A patent/JPS59202598A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IEEE INTERNATIONAL SOLID-STATE CIRCUIT CONFERENCE=1980 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59202598A (ja) | 1984-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930007299B1 (ko) | 반도체 집적회로 | |
| JP2835347B2 (ja) | サンプリンングされたアナログ電流蓄積用回路 | |
| WO1981003589A1 (en) | Switched-capacitor interpolation filter | |
| JPS6313365B2 (ja) | ||
| JPH0342730B2 (ja) | ||
| JPS58125909A (ja) | スイツチドキヤパシタフイルタ | |
| US4644304A (en) | Switched-capacitor pseudo-n-path filter | |
| US4329599A (en) | Switched-capacitor cosine filter | |
| JPH0159768B2 (ja) | ||
| JP3738078B2 (ja) | スイッチ・コンデンサ差動回路 | |
| JPS6410131B2 (ja) | ||
| JPS61276411A (ja) | 除去フイルタ | |
| JPH041397B2 (ja) | ||
| JPH0377685B2 (ja) | ||
| US4251785A (en) | Integrated filter circuit | |
| US4151429A (en) | Differential charge sensing circuit for MOS devices | |
| JPH0117291B2 (ja) | ||
| JPS6252968B2 (ja) | ||
| US4513265A (en) | 3-Phase switched capacitor circuit having an inductive characteristic | |
| CA1224252A (en) | Switched capacitor filter | |
| JP3037502B2 (ja) | スイッチトキャパシタサンプルホールド遅延回路 | |
| JPH0640617B2 (ja) | スイツチト・キヤパシタ・フイルタ | |
| JP3589713B2 (ja) | スイッチトキャパシタフィルタ | |
| JPS637487B2 (ja) | ||
| JP2004007529A (ja) | スイッチトキャパシタフィルタ回路およびその製造方法 |