JPH04142190A

JPH04142190A - 映像信号処理装置

Info

Publication number: JPH04142190A
Application number: JP2263900A
Authority: JP
Inventors: Masakazu Hamaguchi; 濱口　昌和; Takashi Furuhata; 降旗　隆; Hiroaki Takahashi; 宏明高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-10-03
Filing date: 1990-10-03
Publication date: 1992-05-15
Also published as: US5280396A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は映像信号の時間軸変動を補正する映像信号処理
装置に関する。

〔従来の技術〕

ＶＴＲなどの磁気記録再生装置あるいはビデオディスク
などの映像再生装置等においては、磁気ヘッドあるいは
ピックアップヘッドなどの信号検出媒体と磁気テープあ
るいはディスクなどの記録媒体との相対的な位置変動に
よって、再生映像信号に時間軸変動が生じる。このよう
な時間軸変動がゆるやかな場合（いわゆるジッタ）には
再生画面上でゆらぎとなって現れ、時間軸に急激な変化
がある場合（いわゆるスキュー）にはくねりなどの現象
となって現れ、再生画の安定性を著しく損なう問題を本
質的に持っている。

この時間軸変動を補正する映像信号処理装置としては、
例えば文献（日本放送出版協会、放送技術双書第５巻Ｖ
ＴＲ技術第６章）にも記載されているように、第１４図
に示すような映像信号処理装置が従来から公知である。

第１４図において、１０は時間軸変動を有する映像信号
の入力端子、２０は時間軸変動が補正された映像信号の
出力端子である。また、１は入力映像信号をディジタル
信号に変換するＡ／Ｄ変換回路、２はＲＡＭ　（随時読
出し書込み可能なメモリ）で構成されるメモリである。

４は同期分離回路であり、この同期分離回路４で抽出さ
れた時間軸変動を有する水平同期信号は、書込みクロッ
ク生成回路４０および書込みアドレス制御回路７０に供
給される。

書込みクロック生成回路４０は、上記水平同期信号に同
期して、端子１０からの入力映像信号の時間軸変動に一
致した書込みクロックを生成する。また、書込みアドレ
ス制御回路７０は上記書込みクロックに基づいて書込み
アドレスを出力する。従って、端子１０から入力された
時間軸変動を有する映像信号は、上記書込みクロックに
同期して、Ａ／Ｄ変換回路１で逐次ディジタル信号に変
換され、上記書込みアドレスに応じてメモリ２に書込ま
れる。

一方、端子３０には時間軸変動のない安定な基準同期信
号が印加され、読取りクロック生成回路９０においてこ
の基準同期信号に同期した読取りクロツタが生成される
。そして、読取リアドレス制御回路８０は上記読取りク
ロツタに同期した゛読取リアドレスを出力する。このた
め、メモリ２に格納されていた映像信号のディジタルデ
ータは、上記読取リアドレスに応じて順次読取られ、読
取られたディジタルデータは、このディジタルデータを
アナログ信号に変換するＤ／Ａ変換回路３により、上記
読取りクロックに同期して逐次アナログ信号に変換され
る。従って、端子２０からは、時間軸変動のない安定な
映像信号が出力される。

〔発明が解決しようとする課題〕

ところが、前記のようにメモリ２は一般にＲＡＭで構成
されており、入力映像信号のＬＨ（Ｈは１水平走査期間
）内のサンプル数をｎ２時間軸変動の補正量を±ｋＨ，
Ａ／Ｄ変換回路１のビット数をｍとすると、メモリ２は
少なくともｎＸ（２Ｘｋ）Ｘｍビットの容量を必要とし
、ｎｘ（２ｘｋ）のアドレス制御を行う必要がある。ア
ドレス制御はカウンタ等を用いて行われるが、その制御
は複雑であり１回路規模が大きくなるという問題があっ
た・特に、書込みアドレス制御は、書込みアドレス制御回路
７０において、カウンタ等を用いて入力映像信号に含ま
れる垂直同期信号、水平同期信号や上記書込みクロック
に基づいて行われるが、ドロップアウト等により上記垂
直同期信号、水平同期信号が欠落した場合にも、Ａ／Ｄ
変換回路１からのディジタルデータをメモリ２の所定の
アドレス領域に格納するために、欠落した垂直同期信号
。

水平同期信号を補い、所定の書込みアドレス制御を行え
るよう回路をかなり工夫する必要があり、信号処理が複
雑で回路規模が大きくなるという問題があった。

さらに、上記欠落した同期情報の補間に失敗すると、上
記所定の信号処理が著しく擾乱されるという問題があっ
た。

て、メモリ２をスタティックＲＡＭで構成した場合には
、スタティックＲＡＭは一般に小容量であるため、時間
軸変動の補正量ｋを大きく確保したいシステムでは、時
間軸変動の補正量にの増大とともにスタティックＲＡＭ
のチップ数が多くなり、回路規模が大きくなるという問
題があった。

他方、メモリ２を構成するＲＡＭのチップ数を少なくす
るため、大容量のダイナミックＲＡＭでメモリ２を構成
して同じ時間軸補正量ｋを得る方法が考えられるが、一
般にダイナミックＲＡＭはその書込み及び読取りアクセ
スが低速であるとともに、膨大なアドレス制御の他にリ
フレッシュ制御が必要であり、高速な信号処理には適さ
ず、メモリ２の制御回路の信号処理が複雑で且つ規模が
大きくなるという問題があった。

本発明の目的は、回路規模を削減し、簡単且つ高速な信
号処理で、いかなる場合でも誤動作することなく安定に
動作し、必要にして十分な時間軸変動補正量を有する高
速信号処理可能な映像信号処理装置を提供することにあ
る。

〔課題を解決するための手段〕

上記目的を達成するために、１ラインの映像情報を蓄積
でき書込み動作と読取り動作を非同期で行うことができ
る第１の先入れ先出し方式のメモリと、Ｎ（Ｎは２以上
の整数）ラインの映像情報を蓄積でき書込み動作と読取
り動作を非同期で行うことができる第２の先入れ先出し
方式のメモリを縦続に接続する構成とし、入力映像信号
よりそれに含まれる同期情報を分離する同期情報分離手
段と、この分離された同期情報に基づき、上記入力映像
信号に同期した所定周波数のクロックを発生する第１の
クロック発生手段と、この第１のクロックと上記同期情
報に基づき、所定の第１の制御信号、を生成する第１の
制御手段と、所定周波数のクロックを発生する第２のク
ロック発生手段と、この第２のクロックと磁気ヘッドの
回転位相を表わす信号あるいは上記同期情報に基づき、
上記入力映像信号に位相同期し且つ安定な所定の第２の
制御信号を生成する第２の制御手段と、上記第２のクロ
ックに基づき、所定の基準信号を生成する基準信号生成
手段とによって、上記入力映像信号を上記第１の制御信
号に応じて逐次第１のメモリの所定アドレス領域に書込
み、上記第２の制御信号に応じて第１のメモリに書込ま
れた映像信号を逐次読取るとともに、この読取られた映
像信号を上記第２の制御信号に応じて逐次第２のメモリ
の所定アドレス領域に書込み、上記基準信号に応じて第
２のメモリに書込まれた映像信号を逐次読取るようにし
たものである。

〔作用〕

上記第１のメモリは、上記第１の制御信号により毎ライ
ン書込みアドレスが初期化された後、上記載１のクロッ
クに基づき、所定のアドレス領域に１ライン単位で映像
情報を順次書込むよう動作し、上記第２の制御信号によ
りＩＨ毎に読取リアドレスが初期化された後、所定のア
ドレス領域に書込まれた上記映像情報を１ライン単位で
入力映像信号に位相同期して順次読取るように動作する
。

これによって、上記第１のメモリは１ラインバツフアメ
モリとして機能し、ドロップアウト等によって同期情報
が欠落したり、同期情報とともに雑音Ｎが同期情報分離
回路で誤って分離されても、当該ラインの映像情報が擾
乱されるだけで、他のラインに一切影響を及ぼさないよ
う動作するので、特に欠落した同期情報を補い所定の信
号処理が行われるよう回路を工夫せずとも、上記第１の
メモリからは１ライン単位で正確に映像情報を読取るこ
とができる。

また、上記第２のメモリは、上記第２の制御信号により
Ｎライン毎に書込みアドレスが初期化された後、所定の
アドレス領域にＮライン単位で上記第１のメモリから読
取られた映像情報を入力映像信号に位相同期して順次書
込むよう動作し、上記基準信号によりＮライン毎に読取
リアドレスが初期化された後、所定のアドレス領域に書
込まれた上記映像情報をＮライン単位で安定した時間軸
で正しく読取るよう動作する。これによって、上記第２
のメモリは所定の時間軸変動補正量を得るためのバッフ
ァメモリとして機能し、最大±Ｎ／２ラインの時間軸変
動補正量を得ることができる。

さらに、第１のメモリ、第２のメモリを先入れ先出し方
式のメモリとすることによって、アドレス信号が不要で
あるためアドレス生成回路を削減できるとともに、高速
書込み／読取り動作可能なため高速に信号処理すること
ができる。

以上によって、回路規模を削減し、簡単且つ高速な信号
処理で、いかなる場合でも誤動作することなく安定に動
作し、必要にして十分な時間軸変動補正量を有する高速
信号処理可能な映像信号処理装置を構成することができ
、入力映像信号が有する時間軸変動を安定且つ確実に除
去できる。

〔実施例〕

以下、本発明の実施例を詳細に説明する。

第１図は、本発明による映像信号処理装置の一実施例を
示すブロック図、第２図、第３図はその動作説明用の波
形図である。第１図におけるＡ／Ｄ変換回路１．Ｄ／Ａ
変換回路３は第１４図の従来例と同一のものであり、同
一符号を示しである。

端子１０からは時間軸変動を有する映像信号（第２図（
ａ）、第３図（ａ））が入力され、　Ａ／Ｄ変換回路１
および同期情報分離回路６００に供給される。同期情報
分離回路６００は、上記入力映像信号に含まれる垂直同
期信号ｖＳ（第３図（ｂ））。

水平同期信号Ｈ８（第２図（ｂ）、第３図（ｃ））。

水平ブランキング期間に重畳されているバースト信号Ｂ
ＳＴ　（第２図（Ｃ）、第３図（ｄ））を分離出力する
。

書込みクロック生成回路５００は、例えば前記文献にも
記載されているように、上記水平同期信号Ｈ８に基づ＜
ＡＦＣ回路、または水平同期信号Ｈ８の代わりに上記バ
ースト信号ＢＳＴに基づくＡ２６回路、あるいは上記水
平同期信号Ｈ８に基づ＜ＡＦＣ回路と上記バースト信号
ＢＳＴに基づくＡ２６回路の両方を併用した回路等で構
成され、入力映像信号の時間軸変動に一致した書込みク
ロックＣＫＩ　（周波数ｆ□）を生成する。従って、端
子１０から入力された時間軸変動を有する映像信号は、
上記書込みクロック生成回路５００から出力された書込
みクロックＣＫＩに同期して、Ａ／Ｄ変換回路１で逐次
アナログ信号からディジタル信号に変換され、ＦＩＦ○
ラインメモリ２１０に供給される。

また、同期情報分離回路６００から出力された上記水平
同期信号Ｈ８は、制御信号生成回路１００に供給される
。制御信号生成回路１００は、供給された水平同期信号
Ｈ３を上記書込みクロックＣＫＩに基づき所定時間遅延
して、入力映像信号（第２図（ａ）、第３図（ａ））の
各ラインにおいて、有効映像信号区間の開始位置を示す
書込みリセット信号ＷＲＴＩ　（第２図（ｄ）、第３図
（ｅ））を生成し、ＦＩＦＯラインメモリ２１０の書込
みリセット端子ＷＲに供給する。

ＦＩＦＯラインメモリ２１０は、少なくとも、ＩＨの入
力映像信号のうち水平ブランキング期間等の冗長な映像
情報を除いた有効映像情報（サンプル数ａ）を格納でき
る容量を有し、書込み動作と読取り動作を各々独立して
非同期で行うことができるＦＩＦｏ方式のメモリである
。

ＦＩＦＯラインメモリ２１０は、上記書込みリセット端
子ＷＲに供給された書込みリセット信号ＷＲＴＩにより
、毎ライン有効映像信号開始位置で書込みアドレスが初
期化（０番地にプリセット）された後、書込みクロック
端子ＷＣＫに供給された書込みクロックＣＫＩに同期し
て、Ａ／Ｄ変換変換回動１出力された映像情報を所定の
アドレス領域に順次書込むよう動作する。上記のように
書込みアドレスは、毎ライン有効映像信号開始位置で初
期化されるので、上記各ラインの有効映像情報（サンプ
ル数Ｑ）は、第２図（ｅ）、第３図（ｆ）に示すタイミ
ングで、必ずアドレス０からアドレス（Ｑ−１）の領域
に１ライン単位で順次書込まれる。

次に１以上のようにしてＦＩＦ○ラインメモリ２１０の
所定アドレス領域に毎Ｈ書込まれた有効映像情報を読取
る場合について説明する３ＦＩＦ○ラインメモリ２１０
に書込まれた有効映像情報の読取りは、上記書込み動作
に関係なく、制御回路３００で生成されてＦＩＦＯライ
ンメモリリ２１０の読取りリセット端子ＲＲ，読取りク
ロック端子ＲＣＫにそれぞれ供給された読取りリセット
信号ＲＲＴＩ　（第２図（ｆ）、第３図（ｇ））、クロ
ックＣＫ２’　　（周波数ｆｉ？第２図（ｇ）、第３図
（ｈ））に基づいて行われる。読取りリセット信号ＲＲ
Ｔ１は、後で詳しく説明するが、端子１０からの時間軸
変動を有する入力映像信号（第２図（ａ）。

第３図（ａ））に位相同期したＩＨ同周期決して欠落す
ることのない信号であって、且つ上記書込みリセット信
号ＷＲＴＩより時間α（０くαくＩＨ）遅れた信号であ
る。従って、ＦＩＦＯラインメモリ２１０は、上記読取
りリセット信号ＲＲＴ１によりＩＨ毎に必ず読取リアド
レスが初期化（０番地にプリセット）された後、入力映
像信号に位相同期して、第２図（ｈ）、第３図（ｉ）に
示すタイミングで、書込み開始点から時間α連れて、上
記クロックＣＫ２’に基づいてアドレス０からアドレス
（Ｑ−１）の領域に書込まれた各ラインの有効映像情報
を誤動作することなく安定に１ライン単位で順次読取る
よう動作する。さらにこのとき、例えば第２図（ｇ）、
第３図（ｈ）に示すように、上記クロックＧＫ２’　を
停止させることにより、ＦＩＦ○ラインメモリ２１Ｏか
らは、水平ブランキング期間や垂直ブランキング期間等
の冗長な映像情報は一切読取らず、これら冗長な映像情
報を除いた有効映像情報だけを１ライン単位で１サンプ
ルも過不足することなく正確に読取る。

ところで、第２図、第３図に示すように、ドロップアウ
ト等により上記水平同期信号Ｈ５が欠落した場合、ＦＩ
ＦＯラインメモリ２１０は以下のように動作する。

ドロップアウト等により水平同期信号Ｈ３が欠落した場
合には、これに基づく書込みリセット信号ＷＲＴＩは生
成されない（第２図（ｄ））。このため、ＦＩＦＯライ
ンメモリ２１０では、次に分離される水平同期信号Ｈ５
に基づいて生成された書込みリセット信号ＲＲＴ１が、
新たに書込みリセット端子ＷＲに供給されるまｊ°′、
書込みアドレスが初期化されない、従ってこの間、ＦＩ
ＦＯラインメモリ２１０のアドレス０からアドレス（ｆ
ｌ−１）の領域には、水平同期信号Ｈ５が欠落したライ
ンの有効映像情報は書込まれず、既に書込まれていた有
効映像情報が保持される（第２図（ｅ））。すなわち、
ＦＩＦＯラインメモリ２１０は、水平同期信号Ｈ８が分
離されたときには、そのラインの有効映像情報をアドレ
ス０からアドレス（Ｑ−１）の領域゛に書込み、欠落し
たときには、既に書込まれていた有効映像情報を保持す
るよう動作する。

他方、前述したように、ＦＩＦＯラインメモリ２１０は
、上記書込み動作に関係なく読取りリセット信号ＲＲＴ
　１　、クロックＣＫ２’に基づき、アドレス０からア
ドレス（Ｑ−１）の領域に書込まれた有効映像情報を入
力映像信号に位相同期してＩＨ毎に１サンプルも過不足
することなく読取るよう動作する。

従って、水平同期信号Ｈ５が欠落した場合、ＦＩＦＯラ
インメモリ２１０から読取られる各ラインの有効映像情
報のうち、水平同期信号ＨＳが欠落したラインに相当す
る有効映像情報は、第２図（ｈ）に示すように、そのｌ
ライン前の有効映像情報が繰返し読取られることになる
が、特に、欠落した水平同期信号ＨＳを補って所定の信
号処理が行われるよう工夫せずとも、水平同期信号Ｈ８
が欠°落したラインの有効映像情報は自動的に前ライン
のそれと置換されて、ＦＩＦ○ラインメモリ２１０から
は、１ライン単位で各ラインの有効映像情報（サンプル
数ｇ）を１サンプルも過不足することなく読取ることが
できる。

さらに、第２図（ｂ）に示すように、ドロッアウトやノ
イズイン等により、第１図の同期情報分離回路６００に
おいて、水平同期信号Ｈ８とともに雑音Ｎが誤って分離
された場合、ＦＩＦＯラインメモリ２１０は以下のよう
に動作する。

水平同期信号Ｈ８とともに雑音Ｎが誤って分離Ｎに基づ
く誤った書込みリセット信号ＮＲＴ　（第２図（ｄ））
が生成される。このため、ＦＩＦ○ラインメモリ２１０
は、第２図（ｅ）に示すように、有効映像信号開始位置
以外で、誤った書込みリセット信号ＮＲＴによって書込
みアドレスが初期化された後、再びアドレスＯから映像
情報を順次書込むよう動作するので、アドレスＯからア
ドレス（Ｑ−１）の領域に、当該ラインの有効映像情報
（サンプル数Ｑ）を所定どおり書込むことはできない。

しかしながら、次のラインにおいて水平同期信号ＨＳが
分離されると、ＦＩＦＯラインメモリ２１０は再び所定
どおり、そのラインの有効映像情報をアドレス０からア
ドレス（Ｑ−１）の領域に順次書込むよう動作する。

従って、雑音Ｎが誤って分離された場合、ＦＩラインの
有効映像情報は、第２図（ｈ）に示すように、もはや正
しい映像情報ではないが、ＰＩＦＯラインメモリ２１０
を介することにより、雑音Ｎによる誤動作は当該ライン
内に限定され、その他のラインの書込み動作と読取り動
作には全く影響を及ぼさず、ＦＩＦＯラインメモリ２１
０からは、ＩＨ単位で各ラインの有効映像情報（サンプ
ル数Ｑ）を１サンプルも過不足することなく読取ること
ができる。

以上の説明より明らかなように、ＦＩＦＯラインメモリ
２１０は、１ラインのバッフ７メモリとして機能し、Ｆ
ＩＦ○ラインメモリ２１０を設けることにより、たとえ
ドロップアウトやノイズイン等により水平同期信号ＨＳ
が欠落したり、水平同期信号ＨＳとともに雑音Ｎが誤っ
て分離されても。

当該ラインの有効映像情報が前ラインのそれと置換され
るか擾乱されるだけで、その影響は当該ラインにのみ抑
え込まれ、その他のラインの有効映像情報に一切影響が
及ぶことはなく、信号処理あるいは再生画を著しく擾乱
させることはない、このため、このようにＦＩＦＯライ
ンメモリ２１０を介することにより、水平同期信号Ｈ８
が欠落したり、雑音Ｎが誤って分離されても、特に欠落
した水平同期信号ＨＳを補って所定の信号処理が行われ
るよう回路を工夫しなくとも、簡単な回路で且つ簡単な
信号処理で、ＦＩＦＯラインメモリ２１０から、垂直ブ
ランキング期間や水平ブランキング期間等の冗長な映像
情報を除いた有効映像情報をＩＨ単位で１サンプルも過
不足することなく安定に読取ることができる。

次に、ＦＩＦＯラインメモリ２１０から、有効映像情報
だけをＩＨ単位で１サンプルも過不足なく安定に読取る
ための、上記読取りリセット信号ＲＲＴＩ、クロックＣ
Ｋ２’等を生成する制御回路３００について、本発明を
１垂直走査期間（１フィールド；１ｖ）の映像信号を１
トラツクに記録するヘリカルスキャン型磁気記録再生装
置に適用した場合を例にして説明する。

第１図において、端子１１０からは、磁気ヘッドの回転
に同期して生成したヘッド切換えのタイミングを制御す
るためのヘッド切換え信号ＳＷが入力され、制御回路３
００に供給される。この他、制御回路３００には、水晶
発振回路６０から出力された基準クロックＣＫ２が供給
される。上記読取りリセット信号ＲＲＴ　１　、クロッ
クＣＫ２’は、これらヘッド切換え信号ＳＷと基準クロ
ックＣＫ２に基づいて生成されるが、第４図に制御回路
３００の具体的な一実施例を示す。第５図はその動作説
明用の波形図である。

第４図において、端子３０１はヘッド切換え信号ＳＷの
入力端子、端子３０２は基準クロックＣＫ２の入力端子
である。基準クロックＣＫ２は、周波数がｆ□（前記書
込みクロックＣＫＩと同じ周波数）であって、安定且つ
連続なりロック（第５図（ｅ））である。また、ヘッド
切換え信号ＳＷ（第５図（ｂ））は、磁気ヘッドが搭載
された回転ドラム上でのマグネットと固定のタックヘッ
ドによって検出されたタックパルスに基づいて生成され
る。従って、ヘッド切換え信号ＳＷは、磁気ヘッドの回
転位相を示す信号であって、第１図の端子１０から入力
される時間軸変動を有する映像信号（第２図（ａ）。

第３図（ａ）、第５図（ａ））に位相同期した信号であ
る。

端子３０１から入力されたヘッド切り換え信号ＳＷ（第
５図（ｂ））は、両縁検出回路３１０に供給される。両
縁検出回路３１０は、ヘッド切換え信号ＳＷの両縁を検
出する回路であって、第５図（ｃ）に示すように、ヘッ
ド切換え信号ＳＷの両縁に位相同期した両縁検出信号Ｅ
Ｐを出力する。この両縁検出信号ＥＰは、遅延回路３２
０で所定時間τ、遅延され、クリア信号ＣＲＩ　（第５
図（ｄ））としてカウンタ３３０のクリア端子ＣＲに供
給される。他方、カウンタ３３０のクロック端子ＣＬＫ
には、端子３０２から入力された基準クロックＣＫ２が
供給される。

上記クリア信号ＣＲＩは、映像信号（第２図（ａ）。

第３図（ａ）、第５図（ａ））に位相同期したｌｖ毎の
信号であるため、カウンタ３３０は、このクリア信号Ｃ
ＲＩにより映像信号に位相同期して１ｖ毎に計数値が初
期化された後、上記基準クロックＣＫ２を計数する。デ
コーダＡ３４０にはカウンタ３３０の計数出力ＣＰ１が
供給されるが、デコーダＡ３４０はこの計数出力ＣＰＩ
が所定値になったとき、デコード信号ＤＰＩ（第５図（
ｆ））を出力するよう動作する。デコーダＡ３４０は、
カウンタ３３０がＩＨに相当するクロック数を計数した
とき、デコード信号ＤＰＩを出力するようデコード値が
設定されており、デコード信号ＤＰＩは端子３０３に供
給されるとともに、カウンタ３３０のプリセット端子Ｌ
Ｄに供給される。カウンタ３３０は、プリセット端子Ｌ
Ｄに供給されたデコード信号ＤＰＩによって計数値を所
定の設定値にプリセットした後、再びクロック端子ＣＬ
Ｋに供給された上記基準クロックＣＫ２を計数する。上
記設定値を零にすれば、カウンタ３３０は上記クリア信
号ＣＲＩにより１ｖ毎に計数値が初期化された後は、上
記デコード信号ＤＰＩによりＩＨ同周期計数値を設定値
（零）にプリセットするよう動作する。従って、上記デ
コード信号ＤＰＩは第５図（ｆ）に示すように、上記ク
リア信号ＣＲＩにより１ｖ毎に映像信号に位相同期化さ
れたＩＨ同周期信号となる。すなわち。

このデコード信号ＤＰＩは、第２図（ｆ）、第３図（ｇ
）に示した読取りリセット信号ＲＲＴ１であって、端子
３０３からＦＩＦＯラインメモリ２１０の読取りリセッ
ト端子ＲＲに出力される。尚、読取りリセット信号ＲＲ
ＴＩ（第２図（ｆ）、第３図（ｇ））は、前記書込みリ
セット信号ＷＲＴＩ（第２図（ｄ）。

第３図（ｅ））より時間α遅れた信号であるが、これは
前記遅延回路３２０の遅延時間τ１を調整することによ
り実現できる。すなわち、上記遅延時間τ□を調整する
ことにより、上記カウンタ３３０の初期化タイミングを
調整でき（換言すれ↓ｆ、映像信号に対して上記デコー
ド信号ＤＰＩの出力タイミングを調整でき）、読取りリ
セット信号ＲＲＴ　１が書込みリセット信号ＷＲＴ１よ
り時間α遅れた信号になるように、上記遅延時間τ、を
設定すればよい。

以上のように、読取りリセット信号ＲＲＴ１は。

ヘッド切換え信号ＳＷ（第５図（ｂ））に基づき安定し
て生成され、映像信号（第５図（ａ））に位相同期した
信号となる。このため、読取りリセット信号ＲＲＴ１と
書込みリセット信号ＷＲＴ１の位相関係（時間α遅れ）
は安定に保たれ、ＰＩＦＯラインメモリ２１０の書込み
動作と読取り動作を所定どおり安定に行うことができる
。また、仮に上記読取りリセット信号ＲＲＴ１と映像信
号との間に位相変動が生じたとしても、前記時間αを０
．５Ｈに設定すれば、最大±０．５Ｈの位相変動を許容
できるので、ＦＩＦＯラインメモリ２１０の書込み動作
と読取り動作を所定どおり安定に行う上で実用上問題を
生じることはない。

再び第４図に戻って、上記カウンタ３３０の計数出力Ｃ
ＰＩは、上記デコータＡ３４０の他にデコーダＢ５４１
にも供給される。デコーダＢ５４１は、この計数出力Ｃ
ＰＩが所定値以下であるとき、デコード信号ＤＰ２　（
第５図（ｇ））を出力するよう動作する。すなわち、デ
コーダＢ５４１は、カウンタ３３０が第１図のＦＩＦ○
ラインメモリ２１０のアドレス０からアドレス（Ｑ−１
）の領域に書込まれいる有効映像情報を読取るのに必要
なりロック数を計数するまで、デコード信号ＤＰ２を出
力するよう動作し、デコード信号ＤＰ２はＡＮＤ回路３
７０の第１の入力端子に供給される。

また、上記デコーダＡ　３４０から出力されるＩＨ同周
期デコード信号ＤＰＩ（すなわち、読取りリセット信号
ＲＲＴＩ、第５図（ｆ））は、カウンタ３５０のクロッ
ク端子ＣＬＫに供給される。この他、カウンタ３５０の
クリア端子ＣＲには、前記遅延回路３２０からクリア信
号ＣＲＩ（第５図（ｄ））が供給される。カウンタ３５
０はこのクリア信号ＣＲＩによ１を計数する。デコーダ
Ｃ３６０にはカウンタ３５０の計数出力ＣＰ２が供給さ
れるが、デコーダＣ３６０はこの計数出力ＣＰ２が所定
範囲内にあるとき、デコード信号ＤＰ３　（第５図（ｈ
））を出力するよう動作する。すなわち、デコーダＣ３
６０は、カウンタ３５０が垂直ブランキング期間に相当
するクロック（デコード信号ＤＰ１）を計数している間
は。

デコード信号ＤＰ３を出力するよう動作し、デコード信
号ＤＰ３はインバータ回路３６１で極性反転（デコード
信号ＤＰ３）され、上記ＡＮＤ回路３７０の第２の入力
端子に供給される。さらに、上記ＡＮＤ回路３７０の第
３の入力端子には、上記基準クロックＣＫ２　（第５図
（ｅ））が供給される。この結果、上記基準クロックＣ
Ｋ２は上記デコード信号ＤＰ２．ＤＰ３でゲートされて
、上記ＡＮＤ回路３７０からは、垂直ブランキング期間
および水平ブランキング期間等の冗長な映像信号を一切
読取らず、これら冗長な映像情報をすべて除いた有効映
像情報だけを読取るのに必要最小限のクロック数しか有
さないクロックＣＫ２’　（第２図（ｇ）。

第３図（ｈ）、第５図（ｉ））が出力され、端子３０４
に供給される。

また、カウンタ３５０の計数出力ＣＰ２はデコーダＤ　
３８０にも供給されるが、デコーダＤ３８０はこの計数
出力ＣＰ２に基づき、各フィールドの最初の有効ライン
を示すデコード信号ＤＰ４（第５図（ｊ））を出力する
。ＡＮＤ回路３９０には、このデコード信号ＤＰ４と前
記デコード信号ＤＰＩ　（すなわち、読取りリセット信
号ＲＲＴＩ、第５図（ｆ））が供給される。従って、Ａ
ＮＤ回路３９０は、上記デコード信号ＤＰＩのうち、各
フィールドの最初の有効ラインのデコード信号ＤＰＩだ
けを信号ＷＲＴ２（第５図（ｋ））として端子３０６に
出力する。この信号ＷＲＴ２は、後述するＦＩＦＯフィ
ールドメモリ２２０（第１図）の書込みリセット信号Ｗ
ＲＴ２として用いられる。

以上、制御回路３００の一実施例を第５図および第６図
を用いて説明した。以上の説明より明らかなように、制
御回路３００は入力映像信号によらず、ヘッド切換え信
号ＳＷ、基準クロックＣＫ２に基づき動作するので、読
取りリセット信号ＲＲＴ　１　。

クロックＣＫ２’等を極めて安定して生成することがで
き、ＦＩＦ○ラインメモリ２１０の読取り動作を誤動作
なく極めて安定に行うことができる。

上記実施例では、ヘッド切換え信号ＳＷを用いたが、本
発明はこれに限定されるものでなく、ヘッド切換え信号
ＳＷの代わりに磁気ヘッドの回転位相を示す信号であれ
ば、これを用いても本発明の主旨にはずれるものではな
い。

以上の説明より明らかなように、第１図のＦＩＦＯライ
ンメモリ２１０からは、上記のようにして生成された読
取りリセット信号ＲＲＴ　１　、クロックＣＫ２’に基
づいて、垂直ブランキング期間や水平ブランキング期間
等の冗長な映像信号は一切読取られず、これら冗長な映
像情報をすべて除いた有効映像情報だけが１ライン単位
で１サンプルも過不足することなく入力映像信号に位相
同期して安定に読取られる。

再び第１図において１以上のようにしてＦＩＦＯライン
メモリ２１０から読取られた有効映像情報は、ＦＩＦ○
フィールドメモリ２２０に供給される。

以下、第６回の動作説明用の波形図を用いて、ＦＩＦＯ
フィールドメモリ２２０の書込みおよび読取り動作につ
いて説明する。第６１ｉｉ！ｌにおいて、（ａ）は第１
図の端子１０からの入力映像信号、（ｂ）はＦＩＦＯラ
インメモリ２１０から読取られた有効映像情報、（ｃ）
は前記制御回路３００で生成された書込みリセット信号
ＷＲＴ２（第５図（ｋ））である。

ＦＩＦＯフィールドメモリ２２０は、少なくともｌｖ内
のすべての有効映像情報（サンプル数Ｌ）を格納できる
容量を有し、書込み動作と読取り動作を各々独立して非
同期で行うことができるＦＩＦｏ方式のメモリである。

ＦＩＦＯフィールドメモリ２２０の書込みクロック端子
には、ＦＩＦＯラインメモリ２１０の読取りクロック端
子ＲＣＫに供給されたのと同じクロックＣ：に２’　が
供給される。

また、ＦＩＦＯフィールドメモリ２２０の書込みリセッ
ト端子ＷＲには、前記制御回路３００で生成された書込
みリセット信号ＷＲＴ２　（第５図（ｋ）。

第６図（Ｃ））が供給される。このため、ＦＩＦＯフィ
ールドメモリ２２０は、書込みリセット信号ＷＲＴ２に
より入力映像信号（第６図（ａ））に位相同期して各フ
ィールドの先頭で書込みアドレスが初期化（０番地にプ
リセット）された後、入力映像信号に位相同期して、第
６図（ｄ）に示すタイミングで、ＦＩＦ○ラインメモリ
２１０からの読取りと同時に、ＩＶ内の有効映像情報だ
けをアドレス０からアドレス（Ｌ−１）の領域に上記ク
ロックＣＫ２’に基づいて書込むよう動作する。従って
、ドロップアウトやノイズイン等により水平同期信号Ｈ
３が欠落したり、水平同期信号Ｈ８とともに雑音Ｎが誤
って分離されても、ＦＩＦＯラインメモリ２１０を介す
ることにより、ｌｖ内の有効映像情報を正確にアドレス
Ｏからアドレス（Ｌ−１）の領域に安定して書込むこと
ができる。

次に、以上のように入力映像信号に位相同期してＦＩＦ
○フィールドメモリ２２０に書込まれたＩＶ内の有効映
像情報の読取りについて説明する。

ＦＩＦＯフィールドメモリ２２０の読取りは、読取りリ
セット端子ＲＲ，読取りクロック端子ＲＣＫそれぞれに
供給された読取りリセット信号ＲＲＴ２．クロックＣＫ
３に基づいて行われる。これら読取りリセット信号ＲＲ
Ｔ２．クロックＣＫ３は、基準信号生成回路８００で生
成される。基準信号生成回路８００は、制御回路３００
と同様にカウンタ等で構成されており、水晶発振回路６
０から供給された基準クロックＣＫ２を適宜分周するこ
とにより、上記読取りリセット信号ＲＲＴ２．クロック
ＣＫ３を生成する。読取りリセット信号ＲＲＴ　２は、
第６図（ｅ）に示すように、ＩＶ同周期安定な基準信号
である。また、クロックＣＫ３は、上記クロックＣＫ２
’　と同様、ＦＩＦＯフィールドメモリ２２０に書込ま
れた１■内のすべての有効映像情報を読取るのに必要最
小限のクロック数しか有さない（すなわち、垂直ブラン
キング期間や水平ブランキング期間等の冗長な映像信号
区間においては停止する）、周波数ｆ１なるクロックで
ある。

従って、ＦＩＦＯフィールドメモリ２２０は、上記読取
りリセット信号ＲＲＴ２により１ｖ毎に読取リアドレス
初期化（０番地にプリセット）された後、第６図（ｆ）
に示すタイミングで、上記クロックＣＫ３に同期して、
アドレス０がらアドレス（Ｌ−１）の領域に書込まれて
いた有効映像情報を順次読取るよう動作する。そして、
このようにしてＦＩＦＯフィールドメモリ２２０から読
取られた有効映像情報は、Ｄ／Ａ変換回路３に供給され
、上記基準クロックＧＫ２に同期して、逐次ディジタル
信号からアナログ信号に変換される。

また、上記基準信号生成回路８００では、基準クロック
ＣＫ２を適宜分周することにより入力映像信号（第３図
（ａ）のＨＳ、ＶＳ）と同じ形式で同じ周波数の基準同
期信号ＲＣＳと、基準垂直同期信号ＲＶＳが生成される
。

上記したように、ＦＩＦＯフィールドメモリ２２０から
は、１Ｖ内の有効映像情報だけが順次読取られるので、
上記Ｄ／Ａ変挽回絡３から出力される映像信号に、水平
同期信号Ｈ８，垂直同期信号ｖＳ、水平及び垂直ブラン
キングは含まれていない。入力映像信号と同様の信号形
態で復元させるために、同期挿入加算回路４００にて、
Ｄ／Ａ変換回路３からの出力に基準信号主回路８００か
らの基準同期信号ＲＣ５が挿入加算される。

尚、基準信号生成回路８００からの基準垂直同期信号Ｒ
ＶＳは、端子５０を介して図示しないサーボ制御装置の
基準信号として出力される。

このサーボ制御装置は、上記第１図の実施例に基づく映
像信号処理装置に適用するＶＴＲなどの磁気記録再生装
置において、磁気ヘッドと磁気テープとの相対的な位相
を制御して信号を正しく再生するためのトラッキング制
御系などで構成され、従来から公知のものが用いられる
。

このサーボ制御装置に上記端子５０からの基準垂直同期
信号ＲＶＳが入力されることによって、端子１０からの
入力映像信号が、この基準垂直同期信号ＲＶＳに位相同
期するようにサーボ制御される。

さらに具体的には、入力映像信号の垂直同期信号の位相
に対して、上記基準垂直同期信号ＲＶＳの位相が時間的
に遅れた状態で位相同期するようサーボ制御される。

このサーボ制御により、第６図（ｅ）に示すように、Ｆ
ＩＦＯフィールドメモリ２２０からの読取り動作が書込
み動作より時間β遅れるよう制御される。時間βを０．
５Ｖに設定すれば、基準垂直同期信号ＲＶＳに対して、
入力映像信号の時間軸変動量を最大±Ｏ，ＳＶ許容でき
、第１図の実施例に基づく映像信号処理装置は、上記Ｆ
ＩＦ○フィールドメモリ２２０により、最大±０．５ｖ
もの時間軸変動補正量を得ることができる。このため、
ＦＩＦＯフィールドメモリ２２０に書込まれた有効映像
情報は、１サンプルも過不足することなくそのすべてが
変動のない安定した時間軸で正しく読取られ、削除され
たブランキングと同期情報は同期挿入加算回路４００に
て読取りと同じ安定した時間軸の基準同期信号ＲＣＳに
よって補われる。従って、端子２０からは、入力映像信
号の時間軸変動が除去された安定な映像信号が正しく復
元されて出力される。

以上の実施例では、基準クロックＣＫ２（ｆ工）を水晶
発振回路６０にて個別に発生させて基準信号生成回路８
００で基準同期信号ＲＣ８を装置内部で生成した場合を
示しているが、この基準同期信号ＲＣ８を外部からの基
準同期信号と同期結合させるために、第一に示すＰＬＬ
回路を用いて上記と同様の基準クロックを得るようにし
ても良く、本発明の主旨からはずれるものではない。

すなわち、第７図において、８００は第１図と同じ基準
信号生成回路であって同一符号で示してあり、基準同期
信号ＲＣ８，Ｃ８，基準垂直量ＲＶＳ、読取りリセット
信号ＲＲＴ　２　、クロックＣＫ３を生成する。この基
準信号生成回路８００の入力には電圧制御発振回路９５
０からの出力クロックが供給される。端子９１０には外
部からの基準同期信号が入力され、垂直同期分離回路９
２０にて垂直同期信号が分離出力される。この垂直同期
分離回路９２０からの外部基準垂直同期信号と上記基準
信号生成回路８００からの内部基準垂直同期信号ＲＶＳ
は位相比較回路９３０にて位相比較され両者の位相差に
応じた誤差電圧が位相比較回路９３０より出力され、位
相補償回路９４０を介して電圧制御発振回路９５０の制
御電圧として供給される。以上の回路によりＰＬＬ回路
が構成され、上記基準信号生成回路８００からの内部基
準垂直同期信号ＲＶＳが外部からの基準垂直同期信号に
位相同期化される。

の出力が得られ、端子９６０より出力される。

以上第７図の実施例に基づく電圧制御発振回路９５０を
上記第１図の水晶発振回路６０の代わりに用いれば１以
上の映像信号処理装置を外敵同期で動作させることがで
きる。

また、上記したように、クロックＣＫＩ、ＣＫ２、ＣＫ
２’　、ＣＫ３の周波数は同じ（ｆ□）であるので、入
力映像信号の時間軸変動分のみが除去され、ＦＩＦＯラ
インメモリ２１０．　Ｆ　Ｉ　Ｆ○フィールドメモリ２
２０の書込みと読取りで、その時間軸が圧縮ないし伸張
されて波形ひずみを生じるようなことはない。しかし、
本発明はこれに限るものではなく、上記基準信号生成回
路８００．　Ｄ　／　Ａ変換回路３に供給するクロック
を基準クロックＣＫ２とは異なる周波数（ｆ２）のクロ
ックＣＫ４にすれば、時間軸変動除去の他に、入力映像
信号の時間軸の圧縮あるいは伸張という時間軸変換機能
を付加することができる。

さらに、ＦＩＦ○ラインメモリ２１０．ＦＩＦＯフィー
ルドメモリ２２０においては、書込みアドレスおよび読
取リアドレスは、内蔵されたアドレスカウンタにより供
給されたクロックに同期して自動的に更新されるので、
外部回路としてアドレス生成回路を必要としない上、下
ロップアウト等により水平同期信号Ｈ８が欠落しても、
これを補い所定の信号処理が行われるよう回路を工夫す
る必要かない。このため、メモリ制御回路を簡略化でき
、併せて信号処理も簡単化できる効果がある。また。

ＦＩＦＯ方式のメモリは一般に高速書込み／読取り動作
可能であるため、高速に信号処理できるという効果があ
る。

以上の動作説明より明らかなように、ＦＩＦＯラインメ
モリ２１０とＦＩＦＯフィールドメモリ２２０を縦続に
接続することにより、上記ＦＩＦＯラインメモリ２１０
は１ラインバツフアメモリとして機能し、ドロップアウ
トやノイズイン等により水平同期信号Ｈ３が欠落したり
、水平同期信号Ｈ８とともに雑音Ｎが誤って分離されて
も、その影響を当該ラインにのみ抑え込み、その他のラ
インに影響を及ぼさないよう動作するので、特に欠落し
た水平同期信号Ｈ８を補って所定の信号処理が行われる
よう回路を工夫しなくても、システム全体を誤動作なく
安定に動作させることができ、さらにＦＩＦＯ方式のメ
モリはアドレス生成回路を必要とせず、メモリ制御回路
を簡略化でき、高速書込み／読取り動作可能であるので
回路規模を削減でき、簡単且つ高速な信号処理で０．５
ｖもの時間軸変動補正量を有する高速信号処理可能な映
像信号処理装置を構成することができる。

次に、第１図の実施例において、ドロップアウトにより
欠落した映像情報を補償するドロップアウト補償法につ
いて説明する。

端子１２０からは、図示しないが、例えば再生高周波（
ＲＦ）信号のエンベロープを検波し、その振幅が所定レ
ベル以下まで低下したならばドロップアウトと判断して
生成されたドロップアウト信号ＤＯＰが入力される。

一般に、メモリはメモリへのデータの書込みを指令する
ためのライトイネーブル端子ＷＥを備えており、例えば
ライトイネーブル端子ＷＥに供給される信号が「Ｌ」レ
ベルのときにはデータを書込むよう動作し、「Ｈ」レベ
ルのときにはデータを書込まず既に書込まれていたデー
タを保持するよう動作する。従って、基本的にはＦＩＦ
Ｏフィールドメモリ２２０のライトイネーブル端子ＷＥ
にドロップアウト信号ＤＯＰを供給することにより、ド
ロップアウト期間の欠落した映像情報は既に書込まれて
いた前フィールドの映像情報で置換されるので、回路規
模を増加させることなく、ＦＩＦＯフィールドメモリ２
２０上でドロップアウト補償することができる。ただし
、前述したように、ＦＩＦＯフィールドメモリ２２０へ
のデータの書込みは、ＦＩＦＯラインメモリ２１０を介
して行われるので、入力映像信号に対し時間α遅れる。

このため、第１図に示すように、ＦＩＦＯフィールドメ
モリ２２０のライトイネーブル端子ＷＥには、端子１２
０から入力されたドロップアウト信号ＤＯＰを遅延回路
７００で時間α遅延した信号を供給することにより、回
路規模を増加させることなく上記のようにＦＩＦＯフィ
ールドメモリ２２０上でドロップアウト補償することが
でき、良好な再生画を得ることができる。

また、ドロップアウトにより生じた雑音Ｎを同期情報分
離回路６００にて、水平同期信号ＨＳ、垂直同期信号ｖ
Ｓ等の同期情報とともに誤って分離されないようにする
信号処理回路６１０を第８図に示す。第９図はその動作
説明用の波形図である。

第１図の同期情報分離回路６００は、従来から公知の同
期情報分離回路であって、例えば所定閾値Ｖｒで入力映
像信号（第９図（ａ））を振幅比較して同期情報を分離
出力するものである。このため、第９図（ａ）に示すよ
うに、ドロップアウトにより雑音Ｎが生じた場合、上記
同期情報分離回路６００では同期情報とともに雑音Ｎを
誤って分離出力する（第９図（ｄ）の破＃）　、これを
防ぐ回路が第８図に示す信号処理回路６１０である。

第８図において、端子６０１からは第１図の端子１０か
らの入力映像信号（第９図（ａ））が入力されバッファ
アンプ６０５の入力端子に供給される。端子６０３から
は第１図の端子１２０からのドロップアウト信号ＤＯＰ
　（第９図（ｂ））が入力され、アナログスイッチ６０
４の制御端子Ｃに供給される。アナログスイッチ６０４
の端子ａ、ｂはそれぞれ電源Ｖｃｃバッファアンプ６０
５の入力端子に接続され、ドロップアウト信号ＤＯＰが
ｒＪ　レベルのとき閉、「Ｌ」レベルのとき開となるよ
う動作する。このため、ドロップアウトが生じた場合に
は、バッファアンプ６０５の入力端子はアナログスイッ
チ６０４を介して電ＩＶｃｃに接続されるので、バッフ
ァアンプ６０５から出力される映像信号は、第９図（ｃ
）に示すように、ドロップアウト期間は電源Ｖｃｃレベ
ルに固定された信号となる。従って、このバッファアン
プ６０５の出力を上記従来から公知の同期情報分離回路
６００に供給すれば、ドロップアウトが生じても、それ
によって生じた雑音Ｎは必ず電源Ｖｃｃレベルに固定さ
れるので、所定閾値Ｖｒで振幅比較しても雑音Ｎを誤っ
て分離出力することはなく、同期情報分離回路６００か
らは正しい同期情報（第９図（ｄ）の実線）だけが分離
出力される。

これによって、第１図のＦＩＦ○ラインメモリ２１０の
書込み動作は、前述したように雑音Ｎによって擾乱され
ることはなく、安定に所定の信号処理を行うことができ
るので、端子２０より良好な再生画を得ることができる
。

ところで、以上の実施例においては、第４図に示したよ
うに、ＦＩＦＯラインメモリ２１０の読取リリセット信
号ＲＲＴＩ等を、制御回路３００にてヘッド切換え信号
ＳＷに基づいて生成したが、入力映像信号に基づいて生
成してもよい。すなわち第１図の同期情報分離回路６０
０で分離された垂直同期信号ｖＳを１／２分周した信号
ＶＳ２をヘッド切換え信号ＳＷの代わりに、第４図の端
子３０１に供給しても、入力映像信号に位相同期した読
取りリセット信号ＲＲＴ１等を同様にして生成できるな
おその際、ドロップアウト等により垂直同期信号ｖＳが
欠落した場合にはこれを補い、安定に上記信号ＶＳ２を
生成する必要がある。第１０図に欠落した垂直同期信号
を補い、安定に上記信号ＶＳ２を生成する回１ｌＩ３５
０の一実施例を示す。第１１図はその動作説明用の波形
図である。

第１０図において、端子３５１からは同期情報分離回路
６００で分離出力された垂直同期信号ＶＳ（第１１図（
ａ））が入力され、前縁検出回路３５３に供給される。

前縁検出回路３５３は、垂直同期信号ｖｓの前縁を検出
する回路であって、第１１図（ｂ）に示す前縁検出信号
ＦＥを出力する。この前縁検出信号ＦＥはＯＲ回路３６
５を介してクリア信号ＣＲ２（第１１図（ｄ））となっ
てカウンタ３５４のクリア端子ＣＲに供給される。他方
、端子３５２からは第１図の水晶発振回路６０からの基
準クロックＣＫ２が入力され、カウンタ３５４のクロク
端子ＣＬＫに供給される。

このため、垂直同期信号■Ｓが分離されたときには、カ
ウンタ３５４は上記前縁検出信号ＦＥに基づくクリア信
号ＣＲ２により、垂直同期信号ｖＳの前縁で計数値が初
期化された後、クロックＣＫ２を計数する。デコーダＥ
３５５にはカウンタ３５４の計数出力ＣＰ３が供給され
るが、デコーダＥ３５５はこの計数出力ＣＰ３が所定値
になったときデコード信号ＤＰ５　（第１１図（Ｃ））
を出力するよう動作する。デコーダＥ３５５は、カウン
タ３５４が１■＋Δτ２（Δτ、＜ＩＶ）なる時間に相
当するクロック数を計数したとき、デコード信号ＤＰ５
を出力するようデコード値が設定されているので、垂直
同期信号ｖＳが分離された場合には、カウンタ３５４の
計数出力ＣＰ３は上記デコード値に達しないので、デコ
ード信号ＤＰ５は出力されない。しかしながら、垂直同
期信号ＶＳが欠落した場合には、第１１図（ｃ）に示す
ように、垂直同期信号ｖＳの前縁近傍に上記デコード信
号ＤＰ５が出力される。

そして、このデコード信号ＤＰ５はＯＲ回路３５６を介
してクリア信号ＣＲ２となってカウンタ３５４のクリア
端子に供給され、カウンタ３５４はこのデコード信号Ｄ
Ｐ５に基づくクリア信号ＣＲ２により計数値が初期化さ
れた後、クロックＣＫ２を計数する。このため、上記Ｏ
Ｒ回路３５６から出力されるクリア信号ＣＲ２（第１１
図（ｄ））は、垂直同期信号ｖＳが欠落した場合には上
記デコード信号ＤＰ５でこれを補った垂直同期信号ｖＳ
の前縁を示す信号となる。従って、このクリア信号ＣＲ
２を１／２分周回路３５７で１／２分周すれば、ドロッ
プアウト等により垂直同期信号ｖＳが欠落した場合でも
、垂直同期信号ｖＳを１／２分周した上記信号ＶＳ２（
第１１図（ｅ））を安定に生成することができる。

以上の説明より明らかなように、入力映像信号の垂直同
期信号ｖＳに基づき生成された上記信号ＶＳ２は、前記
ヘッド切換え信号ＳＷに相当する信号であって、入力映
像信号に位相同期した信号である。このため、ヘッド切
換え信号ＳＷの代わりに上記信号ＶＳ２を制御回路３０
０に供給しても、入力映像信号に位相同期した読取りリ
セット信号ＲＲＴ１等を同様に生成でき１本発明の主旨
からはずれるものでない。

さらに、第１図に示した実施例のメモリシステムは、Ｆ
ＩＦＯラインメモリ２１０とＦＩＦＯフィールドメモリ
２２０を縦続接続した構成であったが、本発明はこれに
限定されるものではない。例えばＦＩＦＯフィールドメ
モリ２２０の代わりにＦＩＦＯフレームメモリ（少なく
とも１フレーム内のすべての有効映像情報を格納できる
容量を有するＦＩＦＯ方式のメモリ）を用いてもよく、
このＦＩＦＯフレームメモリを書込みリセット信号、読
取りリセット信号により１フレーム毎に書込みアドレス
、読取リアドレスをそれぞれ初期化し、書込みに対して
時間β、（０くβ１〈１フレ一ム期間。

１フレ一ム期間＝２ｖ）遅れて読取るよう動作させれば
、同様にして時間軸変動が補正され、且つドロップアウ
トが生じた場合には１フレーム前の映像情報でドロップ
アウト補償された良好な再生画を得ることができる。こ
の場合、本発明による映像信号処理装置は、上記時間β
□を１ｖとしたとき、最大±１Ｖもの時間軸変動補正能
力を有することになる。

一般に、本発明におけるメモリシステムは、ＦＩＦ○ラ
インメモリ２１０と、Ｎ（Ｎ２２）ラインの有効映像情
報を格納できる容量を有するＦＩＦ○メモリ（以下、Ｆ
ＩＦＯ−Ｎラインメモリと記す）が５縦続接続された構
成であればよく、このときこのＦ　Ｉ　ＦＯ−Ｎライン
メモリを書込みリセット信号、読取りリセット信号によ
りＮライン毎に書込みアドレス、読取リアドレスを初期
化し、書込みに対して時間βよ（０くβ２くＮライン、
Ｎライン＝ＮＸＨ）遅れて読取るよう動作させれば、同
様にして時間軸変動を補正することができ、上記時間β
２をＮＸＨ／２としたとき、最大±ＮＸＨ／２の時間軸
変動補正能力を有する本発明による映像信号処理装置を
構成することができる。

また本発明は、１フイールドの映像信号を複数のトラッ
クに分割して記録するヘリカルスキャン型セグメント記
録方式磁気録画再生装置にも同様に適用できる。具体的
−例として、第１２図（４セグメント記録力式）に示す
ように、垂直同期信号に代えて各セグメントの先頭にセ
グメント同期信号を挿入した記録信号フォーマットで映
像信号を記録再生する場合でも、何ら問題を生じること
なく適用できる。その際、上記Ｆ　ＩＦＯ−Ｎラインメ
モリとして、ＦＩＦ○セグメントメモリ（少なくとも１
セグメント内のすべての有効映像情報を格納できる容量
を有するＦＩＦＯ方式のメモリ）を用いてもよく、この
ＦＩＦＯセグメントメモリを書込みリセット信号、読取
りリセット信号により１セグメント毎に書込みアドレス
、読取リアドレスをそれぞれ初期化し、書込みに対して
時間β３（０〈β３く１セグメント期間；１セグメント
期間＝ＩＳと記す）遅れて読み取るよう動作させれば、
同様にして時間軸変動を補正することができ、本発明に
よる映像信号処理装置は、上記時間β、をＳ／２とした
とき、最大±Ｓ／２の時間軸補正能力を有することにな
る。

また、このとき例えば第１２図に示すように、１フイー
ルドの映像信号を各ライン毎に第１のセグメントから第
４のセグメントに順次循環的に振分け、第１のセグメン
トには映像信号の第１ライン。

第５ライン、第９ライン・・・・・・を、第２のセグメ
ントには映像信号の第２ライン、第６ライン、第１０ラ
イン・・・・・・を、第３のセグメントには映像信号の
第３ライン、第７ライン、第１１ライン・・・・・・を
、第４のセグメントには映像信号の第４ライン、第８ラ
イン、第１２ライン・・・・・・を配列するようにした
記録信号フォーマットで映像信号を記録再生する場合で
も、本発明を何ら問題を生じることなく適用できる。

すなわち、例えば第１図のＦＩＦＯフィールドメモリ２
２０を第１セグメントの信号を格納する第１のＦＩＦＯ
セグメントメモリと、第２セグメントの信号を格納する
第２のＦＩＦＯセグメントメモリと、第３セグメントの
信号を格納する第３のＦＩＦＯセグメントメモリと、第
４セグメントの信号を格納する第４のＦＩＦ○セグメン
トメモリで構成し、各セグメントの信号をＦＩＦ○ライ
ンメモリ２１０を介して対応する上記ＦＩＦＯセグメン
トメモリの所定のアドレス領域にセグメント単位で順次
書込む。そして、上記第１から第４のＦＩＦＯセグメン
トメモリを１ライン毎に順次循環的に選択して、上記第
１から第４のＦＩＦＯセグメントメモリに書込まれた各
ラインの信号を読取ることにより元の映像信号を時間軸
変動を除去して復元できる。

さらには、本発明は従来からの映像信号（ＮＴＳＣ信号
等）に限られるものではなく、例えば第１３図に示すよ
うに、輝度信号Ｙと色信号ＣをＩＨ内に水平同期情報（
水平同期信号Ｈ８とバースト信号ＢＳＴ）とともに割り
当てて時分割多重した映像信号であっても、何ら問題な
く本発明を適用できる。

〔発明の効果〕

以上述べたように、本発明によれば、回路規模を削減し
、簡単且つ高速な信号処理で、ドロップアウト等により
同期情報が欠落した場合でも誤動作することなく安定に
動作し、必要にして十分な時間軸変動補正量を有する高
速信号処理可能な映像信号処理装置を構成することがで
き、入力映像信号が有する時間軸変動を安定且つ確実に
除去でき、それと同時に時間軸を圧縮あるいは伸張する
時間軸変換装置としての機能を回路規模を増やすことな
く兼ねそなえることができるとともに、ドロップアウト
補償機能をも兼ねそなえることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。第２図、第３図及び第６図は第１図の実施例の動作説明
用の波形図、第４図は第１図の実施例における制御回路
の一実施例を示すブロック図、第５図は第４図の実施例
の動作説明用の波形図、第７図は本発明の映像信号処理
装置を外部同期で動作させる他の実施例を示すブロック
図、第８図は第１図の実施例における同期情報分離回路
にて雑音Ｎを誤って分離しないようにする信号処理回路
の一実施例を示すブロック図、第９図は第８図の実施例
の動作説明用の波形図、第１０図は第１図実施例におけ
る制御回路の他の実施例を示すブロック図、第１１図は
第１０図の実施例の動作説明用の波形図、第１２図、第
１３図は本発明に係わる他の映像信号の形式を示す模式
図、第１４図は従来例を示すブロック図である。１・・・Ａ／Ｄ変換回路、　３・・・Ｄ／Ａ変換回路、
２１０・・ＦＩＦ○ラインメモリ、２２０・・・ＦＩＦＯフィールドメモリ、３００・・・
制御回路、５００・・書込みクロック生成回路、８００・・・基準信号生成回路。第図ミ巴ｈコ？回　旦亡う晒図脩肥ｆＪＩＯ図艷ｆ図俯１２目笛１３図ＢＳ”ｒ／Ｂ’１７” ／

Claims

【特許請求の範囲】１、入力映像信号の１ラインの映像情報を蓄積できる容
量を有し、該入力映像信号を非同期で書込み読取ること
ができる第１の先入れ先出し方式のメモリ手段（２１０
）と、入力映像信号のＮ（Ｎは２以上の整数）ラインの映像情
報を蓄積できる容量を有し、上記第１のメモリ手段（２
１０）から読取られた映像信号信号を非同期で書込み読
取ることができる第２の先入れ先出し方式のメモリ手段
（２２０）と、上記入力映像信号よりそれに含まれる同
期情報を分離する同期情報分離手段（６００）と、該同
期情報分離手段（６００）より分離された同期情報に基
づき、上記入力映像信号に同期した所定周波数のクロッ
クを発生する第１のクロック発生手段（５００）と、該第１のクロック発生手段（５００）で発生される第１
のクロックと上記同期情報分離手段（６００）より分離
された同期情報に基づき、所定の第１の制御信号を生成
する第１の制御手段（１００）と、所定周波数のクロッ
クを発生する第２のクロック発生手段（６０）と、該第２のクロック発生手段（６０）で発生される第２の
クロックに基づき、所定の第２の制御信号を生成する第
２の制御手段（３００）と、上記第２のクロックに基づ
き、所定の基準信号を生成する基準信号生成手段（８０
０）と、を有し、上記入力映像信号を上記第１の制御信号に応じて逐次第
１のメモリ手段（２１０）の所定アドレス領域に書込み
、上記第２の制御信号に応じて第１のメモリ手段（２１
０）に書込まれた映像信号を逐次読取るとともに、該読
取られた映像信号を上記第２の制御信号に応じて逐次第
２のメモリ手段（２２０）の所定アドレス領域に書込み
、上記基準信号に応じて第２のメモリ手段（２２０）に
書込まれた映像信号を逐次読取るようにしたことを特徴
とする映像信号処理装置。２、前記第２の制御手段（３００）が、信号検出媒体の回転位相を表わす信号の注入によって、
該信号に位相同期して前記第２の制御信号を生成する構
成である請求項１に記載の映像信号処理装置。３、前記第２の制御手段（３００）が、前記分離された同期情報の注入によって、該同期情報に
位相同期して前記第２の制御信号を生成する構成である
請求項１に記載の映像信号処理装置。４、ドロップアウトの発生を検出するドロップアウト検
出手段と、該ドロップアウト検出手段からの出力に応じて前記入力
映像信号を所定レベルの信号にする信号処理手段（６１
０）と、を有し、該信号処理手段（６１０）からの出力を前記同期情報分
離手段（６００）の入力映像信号とする構成を有する請
求項１に記載の映像信号処理装置。５、前記ドロップアウト検出手段からの出力を所定時間
遅延する遅延手段（７００）を有し、該遅延手段（７０
０）からの出力により前記第１のメモリ手段（２１０）
から読取られた映像信号の前記第２のメモリ手段（２２
０）への書込みが制御される請求項１に記載の映像信号
処理装置。