JPS6027286A - ビデオ入力処理装置 - Google Patents
ビデオ入力処理装置Info
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- JPS6027286A JPS6027286A JP58135412A JP13541283A JPS6027286A JP S6027286 A JPS6027286 A JP S6027286A JP 58135412 A JP58135412 A JP 58135412A JP 13541283 A JP13541283 A JP 13541283A JP S6027286 A JPS6027286 A JP S6027286A
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- signal
- circuit
- video
- line
- synchronizing signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/932—Regeneration of analogue synchronisation signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Input (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、１フレ一ム分のビデオ信号をサンプリング
し、そのサンプリングデータをアナログ／ディジタル変
換して画像メモリに七込むビデオ入力処理装置に関する
。
し、そのサンプリングデータをアナログ／ディジタル変
換して画像メモリに七込むビデオ入力処理装置に関する
。
〔発明の技術的背景とそのｎ’；］題八人１〕この種の
ビデオ入力処理装置でＨｌＶＴＲ（Ｖｉｄｅｏ Ｔａｐ
ｅ Ｒｅｃｏｄｅｒ ） 等からのビデオ信号ＶＩＤＥ
Ｏは第１図に示すようＶＣビデオ・アンプ１１および同
期分離回路１２に入カネれる０同期分ス１＃回路１２は
ビデオ信号ＶＩＤＥＯがら水平開ル１伯号’ｆ：３−５
ＹＮＣオｊび垂直同期信号ｖ −５ＹＮＣを分触する。
ビデオ入力処理装置でＨｌＶＴＲ（Ｖｉｄｅｏ Ｔａｐ
ｅ Ｒｅｃｏｄｅｒ ） 等からのビデオ信号ＶＩＤＥ
Ｏは第１図に示すようＶＣビデオ・アンプ１１および同
期分離回路１２に入カネれる０同期分ス１＃回路１２は
ビデオ信号ＶＩＤＥＯがら水平開ル１伯号’ｆ：３−５
ＹＮＣオｊび垂直同期信号ｖ −５ＹＮＣを分触する。
ビデオ・アンプ１１の出力はサンダル・ホールド・アン
プ（以下Ｓ／Ｈアンプ）Ｊ３によりサンプリング・クロ
ックＣＬＫに応じてサンプリングされる。このサンプリ
ング・クロックＣＬＫＦｉ上記水平同期信号Ｈ−ｉ’；
ＹＮＣＶｃ穆ういて発振回路１４から発生される。Ｓ／
４Ｉアンプノ３のサンプリング出力は高速のアナログ／
デジタル変換器（以下Ａ／Ｄコンバータと称する）１５
ｖｃよってＡ／Ｄ変換ざｈ画像バスノロとのインタフェ
ース回路１７Ｖｃ供給される。
プ（以下Ｓ／Ｈアンプ）Ｊ３によりサンプリング・クロ
ックＣＬＫに応じてサンプリングされる。このサンプリ
ング・クロックＣＬＫＦｉ上記水平同期信号Ｈ−ｉ’；
ＹＮＣＶｃ穆ういて発振回路１４から発生される。Ｓ／
４Ｉアンプノ３のサンプリング出力は高速のアナログ／
デジタル変換器（以下Ａ／Ｄコンバータと称する）１５
ｖｃよってＡ／Ｄ変換ざｈ画像バスノロとのインタフェ
ース回路１７Ｖｃ供給される。
このインターフェース回路１７には発振回路Ｊ４からの
サンプリング・クロックＣＬＫ、ｌ、−よび回」ＩＪ１
分＾Ｖ回路１２からの水平同期信号Ｈ−８ＹＮＣ，垂直
同期信号Ｖ−ＳＹＮＣも供給される。
サンプリング・クロックＣＬＫ、ｌ、−よび回」ＩＪ１
分＾Ｖ回路１２からの水平同期信号Ｈ−８ＹＮＣ，垂直
同期信号Ｖ−ＳＹＮＣも供給される。
しかしてＡ／Ｄコンバータ１５からのＡ／Ｄ変俟データ
げ、インタフェース回路Ｊ７の制御により上記水平同期
信号Ｈ−８ＹＮＣ，サンプリング−クロックＣＬＫに応
じて画像メモリ１８に書込まれる。
げ、インタフェース回路Ｊ７の制御により上記水平同期
信号Ｈ−８ＹＮＣ，サンプリング−クロックＣＬＫに応
じて画像メモリ１８に書込まれる。
このようなビデオ入力処理芸談では、発振回路１４とし
て、一般にＰ Ｌ Ｌ （Ｐｈａｓｅ ＬｏｃｋｅｄＬ
ｏｏｐ ）回路が適用されるｏしかし、この回路では、
例えばＶＴＲのジッタやテープのべず等により同期の乱
れが発生した場合に、入力信号である水平同期信号）１
−５ＹＮＣと出力信号であるサンプリング・クロックＣ
ＬＫとの位相ずれが生じる。この結果、画面のゆがみや
映像のドロップアウトが生じていた。また、発振回路１
４としてディｌ／一ラインによる同期発振器が適用され
ているビデオ入力処理装妬も知られている。しかし、こ
の回路では、水平同期４６号Ｈ−８ＹＮＣの周期に無関
係に一定の周期で発振するため、画面比に誤差が生じる
問題があった。
て、一般にＰ Ｌ Ｌ （Ｐｈａｓｅ ＬｏｃｋｅｄＬ
ｏｏｐ ）回路が適用されるｏしかし、この回路では、
例えばＶＴＲのジッタやテープのべず等により同期の乱
れが発生した場合に、入力信号である水平同期信号）１
−５ＹＮＣと出力信号であるサンプリング・クロックＣ
ＬＫとの位相ずれが生じる。この結果、画面のゆがみや
映像のドロップアウトが生じていた。また、発振回路１
４としてディｌ／一ラインによる同期発振器が適用され
ているビデオ入力処理装妬も知られている。しかし、こ
の回路では、水平同期４６号Ｈ−８ＹＮＣの周期に無関
係に一定の周期で発振するため、画面比に誤差が生じる
問題があった。
この発明は上記事情に鑑みてなされたものでその目的は
、特にＶＴＲ入力時に発生するジッタによる画面のゆが
みや、テープのきすによる映像のドロップアウトが解消
できるビデオ入力処理装動゛を提供することにある０ 〔発明の概要〕 この発明は、１フレ一ム分のビデオ信号をサンプリング
・クロックに応じてサンプリングし、そのサンプリング
・データをＡ／Ｄ変換して画像メモリに書込むビデオ人
力処理装置において、同期分離回路によって上記ビデオ
信号から分離された水平同期信号に同期してサンプリン
グ−クロツタを発生するＰＬＬ回路に内蔵８れていＨＬ
′、水平同期信号に代えて画面処理用水平同期信＋；と
して用いることにより、画面処理用水平周期信号とサン
プリング骨クロックとの同期化を図り、同期の乱れに起
因する画■１のゆがみを防止するようにしている。
、特にＶＴＲ入力時に発生するジッタによる画面のゆが
みや、テープのきすによる映像のドロップアウトが解消
できるビデオ入力処理装動゛を提供することにある０ 〔発明の概要〕 この発明は、１フレ一ム分のビデオ信号をサンプリング
・クロックに応じてサンプリングし、そのサンプリング
・データをＡ／Ｄ変換して画像メモリに書込むビデオ人
力処理装置において、同期分離回路によって上記ビデオ
信号から分離された水平同期信号に同期してサンプリン
グ−クロツタを発生するＰＬＬ回路に内蔵８れていＨＬ
′、水平同期信号に代えて画面処理用水平同期信＋；と
して用いることにより、画面処理用水平周期信号とサン
プリング骨クロックとの同期化を図り、同期の乱れに起
因する画■１のゆがみを防止するようにしている。
また、この発明は、１ライン分の画像データ記１゛１０
用のラインメモリを設け、このラインメモリにＡ／Ｄコ
ンバータ（アナロタ／ディジタル変換器）からのＡ／Ｄ
変換データを１ライン分上記水平同期信号と位相比較信
号との位相差に応じて記憶し、選択回路によりＡ／Ｄコ
ンバーメの出力またはラインメモリの出力のいずれか一
方を画像データとして選択し、当該選択データを画像メ
モリに書込む構成としている０こうすることにより、同
期の大幅な乱れにより、水平同期信号と位相比較信号と
の位相差が大きくなった場合に、ラインメモリに記憶さ
れていた１ライン分のデータを画像データとして用いる
ことが可能となる。
用のラインメモリを設け、このラインメモリにＡ／Ｄコ
ンバータ（アナロタ／ディジタル変換器）からのＡ／Ｄ
変換データを１ライン分上記水平同期信号と位相比較信
号との位相差に応じて記憶し、選択回路によりＡ／Ｄコ
ンバーメの出力またはラインメモリの出力のいずれか一
方を画像データとして選択し、当該選択データを画像メ
モリに書込む構成としている０こうすることにより、同
期の大幅な乱れにより、水平同期信号と位相比較信号と
の位相差が大きくなった場合に、ラインメモリに記憶さ
れていた１ライン分のデータを画像データとして用いる
ことが可能となる。
第２図はこの発明の一実施例に係るビデオ入力処理装置
の構成を示す。なお、第１図と同一部分には同一符号を
付して詳細な説明を省略する。第２図において符号２０
で示されるＰＬＬ回路は位相検出器２ノ、ローパスフィ
ルタ２２、Ｖ ＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ
ｌｅｄ ０ｓｃｉｌｌａｔｏｒ ）２３およびカウンタ
２４など周知の回路構成を有している。このＰＬＬ回路
２０内の位相検出器２１の一方の入力端には、同期分離
回路１２によって（ＶＴＲ等からの）ビデオ信号ＶＩＤ
ＥＯより分離された水平同期信号Ｈ−８ＹＮＣが入力さ
れる０また、位相検出器２ノの他方の入力端には、ＶＣ
０２３から出力されるサンプリング・クロックＣＬＫ（
周波数ｆ）をカウンタ２４（分局器）によってｉ／Ｎ分
周することにより得られる位相比較信号（周波数ｆ／Ｎ
）が入力ｇｈる。この例では、この位相比較信号を、上
記水平同期信号Ｈ−８ＹＮＣに代えて画像処理用の水平
同期信号として使用するようにしている。
の構成を示す。なお、第１図と同一部分には同一符号を
付して詳細な説明を省略する。第２図において符号２０
で示されるＰＬＬ回路は位相検出器２ノ、ローパスフィ
ルタ２２、Ｖ ＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ
ｌｅｄ ０ｓｃｉｌｌａｔｏｒ ）２３およびカウンタ
２４など周知の回路構成を有している。このＰＬＬ回路
２０内の位相検出器２１の一方の入力端には、同期分離
回路１２によって（ＶＴＲ等からの）ビデオ信号ＶＩＤ
ＥＯより分離された水平同期信号Ｈ−８ＹＮＣが入力さ
れる０また、位相検出器２ノの他方の入力端には、ＶＣ
０２３から出力されるサンプリング・クロックＣＬＫ（
周波数ｆ）をカウンタ２４（分局器）によってｉ／Ｎ分
周することにより得られる位相比較信号（周波数ｆ／Ｎ
）が入力ｇｈる。この例では、この位相比較信号を、上
記水平同期信号Ｈ−８ＹＮＣに代えて画像処理用の水平
同期信号として使用するようにしている。
そこで、この位相比較信号を画像処理用水平同期信Ｍ
Ｈ−Ｓ Ｙ Ｎ Ｃ’と称することにする。この信号Ｈ
−８ＹＮＣ’ は、同期分離回路１２によってビデオ信
号ＶＩＤＥＯより分離された垂直同期信号Ｖ−８ＹＮＣ
と共に、インタフェース回路３０に供給される。また、
信号Ｈ−８ＹＮＣ’ Ｖｉ後述するメモリコントローラ
４０にも供給される。また、ＰＬＬ回路２０（のＶＣＯ
２，ｙ）から出力されるサンプリング・クロックＣＬＫ
ｕインタフェース回路３０およびメモリコントローラ４
０に供給されると共に、Ｓ／Ｈアンプ１３およびＡ／Ｄ
コンバータ１５に供給される。
Ｈ−Ｓ Ｙ Ｎ Ｃ’と称することにする。この信号Ｈ
−８ＹＮＣ’ は、同期分離回路１２によってビデオ信
号ＶＩＤＥＯより分離された垂直同期信号Ｖ−８ＹＮＣ
と共に、インタフェース回路３０に供給される。また、
信号Ｈ−８ＹＮＣ’ Ｖｉ後述するメモリコントローラ
４０にも供給される。また、ＰＬＬ回路２０（のＶＣＯ
２，ｙ）から出力されるサンプリング・クロックＣＬＫ
ｕインタフェース回路３０およびメモリコントローラ４
０に供給されると共に、Ｓ／Ｈアンプ１３およびＡ／Ｄ
コンバータ１５に供給される。
ＶＴＲ等からの１フレ一ム分のビデオ信号ＶＩＤ加は、
Ｓ／Ｈアンプ１３によるＰＬＬ回路２０からのサンプリ
ング・クロックＣＬＫのタイミングでサンプリングされ
る。このサンプリング・データはサンプリング・クロッ
クＣＬＫに同期してＡ／Ｄコンバータ１５によすＡ／Ｄ
変換される。Ａ／Ｄコンバータ１５の出力ラインＬ１は
メモリコントローラ４０およびマルチプレクサ５Ｑに接
続されている。メモリコントローラ４０には前述したよ
うに信号）１．−８ＹＮσおよびサンプリング・クロッ
クＣＬＫが供給されると共に、コントロール信号ＣＮＴ
が更に供給される。このコントロール信号ＣＮＴは、Ｐ
ＬＬ回路２０の位相検出器２１によって検出される信号
Ｈ−８ＹＮＣ，Ｈ−８ＹＮＣ’ 間の位相差が所定値以
上であるか否かを示す２値信号である。コントロール信
号ＣＮＴは、位相検出器２１の検出出力を基準値と比較
するコントロール回路６０か←出力される。
Ｓ／Ｈアンプ１３によるＰＬＬ回路２０からのサンプリ
ング・クロックＣＬＫのタイミングでサンプリングされ
る。このサンプリング・データはサンプリング・クロッ
クＣＬＫに同期してＡ／Ｄコンバータ１５によすＡ／Ｄ
変換される。Ａ／Ｄコンバータ１５の出力ラインＬ１は
メモリコントローラ４０およびマルチプレクサ５Ｑに接
続されている。メモリコントローラ４０には前述したよ
うに信号）１．−８ＹＮσおよびサンプリング・クロッ
クＣＬＫが供給されると共に、コントロール信号ＣＮＴ
が更に供給される。このコントロール信号ＣＮＴは、Ｐ
ＬＬ回路２０の位相検出器２１によって検出される信号
Ｈ−８ＹＮＣ，Ｈ−８ＹＮＣ’ 間の位相差が所定値以
上であるか否かを示す２値信号である。コントロール信
号ＣＮＴは、位相検出器２１の検出出力を基準値と比較
するコントロール回路６０か←出力される。
通常状態において、信号Ｈ−８ＹＮＣは安定している。
この状態では、信号Ｈ−３ＹＮＣ’ は信号Ｈ−８ＹＮ
ＣＫ完全に同期している。これに対１２、例えばＶＴＲ
のジッタやテープのへす、伸び縮み尋によりビデオ信号
ＶＩＤＥＯの同期が乱れた程合には、信号Ｈ−８ＹＮＣ
と信号ｌ１−８ＹＮＣ’との位相がずれる。しかし、上
記同期の乱わが大きくない場合には、信号Ｈ−８ＹＮＣ
。
ＣＫ完全に同期している。これに対１２、例えばＶＴＲ
のジッタやテープのへす、伸び縮み尋によりビデオ信号
ＶＩＤＥＯの同期が乱れた程合には、信号Ｈ−８ＹＮＣ
と信号ｌ１−８ＹＮＣ’との位相がずれる。しかし、上
記同期の乱わが大きくない場合には、信号Ｈ−８ＹＮＣ
。
ｌ−１−８ＹＮＣＺ 間の位相差は所定値以上とならな
い。コントロール回路６０Ｆｉ信号Ｈ−８ＹＮＣ。
い。コントロール回路６０Ｆｉ信号Ｈ−８ＹＮＣ。
Ｈ−８ＹＮＣ’ 間の位相差が所定値以上とならない場
合、論理ゝゝ０“のコントロール信号ＣＮＴを出力１″
る。この信号ＣＮＴけマルチプレクサ５０に併給される
と共に、前述したようにメモリコントローラ４０に供給
される。
合、論理ゝゝ０“のコントロール信号ＣＮＴを出力１″
る。この信号ＣＮＴけマルチプレクサ５０に併給される
と共に、前述したようにメモリコントローラ４０に供給
される。
メモリコントローラ４０は、コントロール回路６０から
の信号ＣＮＴが論理１′０“の場合に唐込みモードとな
る。メモリコントローラ４゜は、シ込みモードの期間中
、ＰＬＬ回路２ｏからの信号Ｈ−８ＹＮＣ／に応じ、サ
ンプリング・クロックＣＬＫのタイミングでＡ／Ｄコン
バータ１５からの例えば８ビツト佑成のＡ ／ Ｄ 亥
換データ（画像データ）を１ライン分（１に査ライン分
、例えば５１２Ｘ８ビツト）ラインメモリ７０に格納す
る。このラインメモリ７θは例えば５１２ワード×８ビ
ットのメモリ容楚を有するＲＡＭである。ラインメモリ
７０の出力ラインＬ２はマルチプレクサ５０に接ｂ：さ
ｔｌ、ている。
の信号ＣＮＴが論理１′０“の場合に唐込みモードとな
る。メモリコントローラ４゜は、シ込みモードの期間中
、ＰＬＬ回路２ｏからの信号Ｈ−８ＹＮＣ／に応じ、サ
ンプリング・クロックＣＬＫのタイミングでＡ／Ｄコン
バータ１５からの例えば８ビツト佑成のＡ ／ Ｄ 亥
換データ（画像データ）を１ライン分（１に査ライン分
、例えば５１２Ｘ８ビツト）ラインメモリ７０に格納す
る。このラインメモリ７θは例えば５１２ワード×８ビ
ットのメモリ容楚を有するＲＡＭである。ラインメモリ
７０の出力ラインＬ２はマルチプレクサ５０に接ｂ：さ
ｔｌ、ている。
マルチプレク→）−５Ｏ（選択回路）は、コントロール
回路６０からの信号ＣＮ Ｔ １７）論理状態に応じ、
Ａ／ＤコンバータＪ５の出力うインＬノ昔たけラインメ
モリ７０の出力ラインＬ２のいずれか一方をインタフェ
ース回路３０への出力ラインＬ３側に切替える。ＣＮ
Ｔ−ゝ″′０“のこの例では、Ａ／Ｄコンバータ１５の
出力ラインＬ１が、マルチプレクサ５θによって出力ラ
インＬ３側に選択的に切替えらｔｒでいる。すなわち、
ＣＮＴ−ゝ′０“の場合、Ａ／Ｄコンバータ１５から出
力これるＡ／Ｄ変換データがマルチプレクサ５０を介し
てインタフェース回路３０に供細さねる。このインタフ
ェース回路３０には、前述したようにＰＬＬ回路２０内
のカウンタ２４の出力（位相比較化＋３）が画像処理用
水平同期信号Ｈ−８ＹＮＣ’ として供給されている０
また、インタフェース回路３０には→ノ゛ングリンク・
クロックＣＬＫ、垂直同期＠号Ｖ−８ＹＮＣも供給され
ている。インタフェース回路３０は、出力ラインＬ３経
由で供給されるデータを、１フレ一ム分の容量（例えば
５１２Ｘ５１２Ｘ８ビツト）を有する１ｉｒｉｉ 像メ
モリＪ８に、サンプリング・クロックＣＬＫＳ信号Ｉニ
ー５ＹＮＣ〆 （Ｈ−５ＹＮＣでないことに注意され７
とい）Ｋ応じて画伽゛バス１６経出で書込む。
回路６０からの信号ＣＮ Ｔ １７）論理状態に応じ、
Ａ／ＤコンバータＪ５の出力うインＬノ昔たけラインメ
モリ７０の出力ラインＬ２のいずれか一方をインタフェ
ース回路３０への出力ラインＬ３側に切替える。ＣＮ
Ｔ−ゝ″′０“のこの例では、Ａ／Ｄコンバータ１５の
出力ラインＬ１が、マルチプレクサ５θによって出力ラ
インＬ３側に選択的に切替えらｔｒでいる。すなわち、
ＣＮＴ−ゝ′０“の場合、Ａ／Ｄコンバータ１５から出
力これるＡ／Ｄ変換データがマルチプレクサ５０を介し
てインタフェース回路３０に供細さねる。このインタフ
ェース回路３０には、前述したようにＰＬＬ回路２０内
のカウンタ２４の出力（位相比較化＋３）が画像処理用
水平同期信号Ｈ−８ＹＮＣ’ として供給されている０
また、インタフェース回路３０には→ノ゛ングリンク・
クロックＣＬＫ、垂直同期＠号Ｖ−８ＹＮＣも供給され
ている。インタフェース回路３０は、出力ラインＬ３経
由で供給されるデータを、１フレ一ム分の容量（例えば
５１２Ｘ５１２Ｘ８ビツト）を有する１ｉｒｉｉ 像メ
モリＪ８に、サンプリング・クロックＣＬＫＳ信号Ｉニ
ー５ＹＮＣ〆 （Ｈ−５ＹＮＣでないことに注意され７
とい）Ｋ応じて画伽゛バス１６経出で書込む。
面１像メ七り１８への摺°込みに用いられるサンプリン
グ嗜クロックＣＬＫと画像処理用水平同期信号１（−８
ＹＮＣ’（位相比較信号）とけ、ＣＬＫとＨ−８ＹＮＣ
との関係と異なり、ビデオ信号ＶＩＩ）ＥＯの同期の乱
れに無関係に完全に同期している。したがって、この実
施例によｊＬば、同期分離回路から分離した水平向ｌｌ
１ｊ信号（Ｈ−５ＹＮＣ）をそのまま画像処理用水平同
期信号として用いる従来装部と異なり、ＶＴＲ（ｒ［１
ｌＩｌ像記録装置）からのビデオ入力におけるジッタや
テープ（画像記録媒体）のきす等に起因する画面のゆが
みを防止できる。
グ嗜クロックＣＬＫと画像処理用水平同期信号１（−８
ＹＮＣ’（位相比較信号）とけ、ＣＬＫとＨ−８ＹＮＣ
との関係と異なり、ビデオ信号ＶＩＩ）ＥＯの同期の乱
れに無関係に完全に同期している。したがって、この実
施例によｊＬば、同期分離回路から分離した水平向ｌｌ
１ｊ信号（Ｈ−５ＹＮＣ）をそのまま画像処理用水平同
期信号として用いる従来装部と異なり、ＶＴＲ（ｒ［１
ｌＩｌ像記録装置）からのビデオ入力におけるジッタや
テープ（画像記録媒体）のきす等に起因する画面のゆが
みを防止できる。
次に、例えばテープ（画像−〔：録媒体）のきす等によ
り、ビデオ信号ＶＩＤＥＯの同期の乱れが大きくなり、
信号Ｈ−８ＹＮＣ，Ｈ−８ＹＮＣ’間の位相差が用足値
以上となった揚台について説明する。この場合、コント
ロール回路６０は論理ゝゝ１“のコントロール化＋−ｊ
ＣＮＴを出力する。
り、ビデオ信号ＶＩＤＥＯの同期の乱れが大きくなり、
信号Ｈ−８ＹＮＣ，Ｈ−８ＹＮＣ’間の位相差が用足値
以上となった揚台について説明する。この場合、コント
ロール回路６０は論理ゝゝ１“のコントロール化＋−ｊ
ＣＮＴを出力する。
メモリコントローラ４０は、コントロール回路６０から
の信号ＣＮＴが除霧ゝゝ１“のＷ合に読出しモードとな
る。メモリコントローラ４０は、訪２出しモードの期間
中、ＰＬＬ回路２０からの信号Ｈ−８ＹＮＣ’ に応じ
サンプリング・クロックＣＬＫのタイミングで、ライン
メモリ７０の格納内容（先行ラインの画像データ）を読
、出す。
の信号ＣＮＴが除霧ゝゝ１“のＷ合に読出しモードとな
る。メモリコントローラ４０は、訪２出しモードの期間
中、ＰＬＬ回路２０からの信号Ｈ−８ＹＮＣ’ に応じ
サンプリング・クロックＣＬＫのタイミングで、ライン
メモリ７０の格納内容（先行ラインの画像データ）を読
、出す。
ラインメモリ７０からの読出しデータは出力う４”）Ｌ
ｚを介してマルチプレクサ５０に供給さノする。
ｚを介してマルチプレクサ５０に供給さノする。
マルチプレクサ５０は、コントロール回路６０からの信
号ＣＮＴが論理゛１“の期間中、ラインメモリ７０の出
力ラインＬ２を出力ラインＬ３側に選Ｈ的に切替えてい
る。これにより、ラインメモリ７０からの読出しデータ
がマルチプレクサ５θを介［７てインタフェース回路３
０に供給される。インタフェース回路３０は出力ライン
Ｌ３経出で供給さ力、るデータを画像データとして画像
メモリ１８の後；所ラインに対応する領域に書込む。
号ＣＮＴが論理゛１“の期間中、ラインメモリ７０の出
力ラインＬ２を出力ラインＬ３側に選Ｈ的に切替えてい
る。これにより、ラインメモリ７０からの読出しデータ
がマルチプレクサ５θを介［７てインタフェース回路３
０に供給される。インタフェース回路３０は出力ライン
Ｌ３経出で供給さ力、るデータを画像データとして画像
メモリ１８の後；所ラインに対応する領域に書込む。
以上のＨ：ｊＬ作は、信号ＣＮＴが論理゛１“の場合（
イご号１（−８ＹＮＣ，Ｈ−８ＹＮＣ／ 間の位相差が
所定値以上となつｆｃ場合）、Ａ／Ｄコンノク−タ１５
からのＡ／Ｄ変換データに代え、ラインメモＩＪ ７
ｏに格納されていた先行ラインのＡ／Ｄ裏・僕データが
ルまたなラインの１ｌ１７Ｉｉ像データとして祉ＭＥ、
使用さハることを示す。こうすることにより、特にテー
プのきす等に起因する映イｚのドロップアウトを防止で
きる。
イご号１（−８ＹＮＣ，Ｈ−８ＹＮＣ／ 間の位相差が
所定値以上となつｆｃ場合）、Ａ／Ｄコンノク−タ１５
からのＡ／Ｄ変換データに代え、ラインメモＩＪ ７
ｏに格納されていた先行ラインのＡ／Ｄ裏・僕データが
ルまたなラインの１ｌ１７Ｉｉ像データとして祉ＭＥ、
使用さハることを示す。こうすることにより、特にテー
プのきす等に起因する映イｚのドロップアウトを防止で
きる。
やがて、化上Ｈ−８ＹＮＣの位相が正常となると、コン
トロール回路６０からのイｆｉ 刊ＣＮ Ｔはｌｆｆ１
ｉ理”０“となる。これにより、マルチプレクサノ“６
０が切替り、Ａ／Ｄコンバータ１５からのＡ／Ｄｉ換テ
ータがマルチプレクサ５０紅出でインタフェース回路３
０に供給さね、る。１だ、ＣＮＴ＝ゝゝ０“によりメモ
リコントローラ４０はＩ書込みモードとなり、インタフ
ェース回路３０への供給データと同一のデータ（Ａ／Ｄ
コンバータ１５からのＡ ／ Ｄ 菊換テータ）がライ
ンメモリ７０に書込まれる。しンτ二がって、ＣＮＴ＝
ゝゝ０“の期間中は、ラインメモリ７０には常に最新の
ラインメモリが格納これることになる０なお、この笑施
例では、Ｉ）ＬＬ回路２０内のローへ′スフイルタ２２
の時定数を大きく設定し、ロックインタイムを大きくす
ることにより、数ラインの信号Ｈ−８ＹＮＣの乱れには
、Ｐ Ｌ Ｌ回路２０が追従しないように１−５ている
。
トロール回路６０からのイｆｉ 刊ＣＮ Ｔはｌｆｆ１
ｉ理”０“となる。これにより、マルチプレクサノ“６
０が切替り、Ａ／Ｄコンバータ１５からのＡ／Ｄｉ換テ
ータがマルチプレクサ５０紅出でインタフェース回路３
０に供給さね、る。１だ、ＣＮＴ＝ゝゝ０“によりメモ
リコントローラ４０はＩ書込みモードとなり、インタフ
ェース回路３０への供給データと同一のデータ（Ａ／Ｄ
コンバータ１５からのＡ ／ Ｄ 菊換テータ）がライ
ンメモリ７０に書込まれる。しンτ二がって、ＣＮＴ＝
ゝゝ０“の期間中は、ラインメモリ７０には常に最新の
ラインメモリが格納これることになる０なお、この笑施
例では、Ｉ）ＬＬ回路２０内のローへ′スフイルタ２２
の時定数を大きく設定し、ロックインタイムを大きくす
ることにより、数ラインの信号Ｈ−８ＹＮＣの乱れには
、Ｐ Ｌ Ｌ回路２０が追従しないように１−５ている
。
以上１−ｊ、ＶＴＲからのビデオ信号の入力処理につい
て述べてきたが、この発明は、例えばシートレコーダな
ど他の画像記録装檻からのビデオ信号の入力処理にも適
用できる。また、カラービデオ信号を扱うビデオ入力処
理装部にも応用できる。
て述べてきたが、この発明は、例えばシートレコーダな
ど他の画像記録装檻からのビデオ信号の入力処理にも適
用できる。また、カラービデオ信号を扱うビデオ入力処
理装部にも応用できる。
以上詳述したようにこの発明Ｖこよれば、画像み、およ
び映像ドロップアウトが解消できる。
び映像ドロップアウトが解消できる。
第１図は従来のビデオ入力処理装置のブロック構成図、
第２図はこの発明の一実施ｆ１．１に係るビデオ入力処
理製画のブロック構成図である。 １２・・・同期分離回路、１３・・・サンプル−ホール
ド・アンプ（Ｓ／〆アンプ）、１５・・・アナログ／デ
ィジタル変換器（Ａ／Ｄコンバータ）、ノ８・・・画像
メモリ、２０・・・ＰＬＬ回路、２１・・・位相検出器
、２４・・・カウンタ、３ｏ・・・インタフ・・・マル
チプレクサ、７ｏ・・・ラインメモリ。
第２図はこの発明の一実施ｆ１．１に係るビデオ入力処
理製画のブロック構成図である。 １２・・・同期分離回路、１３・・・サンプル−ホール
ド・アンプ（Ｓ／〆アンプ）、１５・・・アナログ／デ
ィジタル変換器（Ａ／Ｄコンバータ）、ノ８・・・画像
メモリ、２０・・・ＰＬＬ回路、２１・・・位相検出器
、２４・・・カウンタ、３ｏ・・・インタフ・・・マル
チプレクサ、７ｏ・・・ラインメモリ。
Claims (1)
- １フレ一ム分のビデオ信号をサンプリング・クロックに
応じてサンプリングし、そのサンプリング・データをア
ナログ／ディジタル変換器によりアナログ／ディジタル
変換（７てｒｄｉ＋ 像メーモリに相込むビデオ入力装
置において、上記ビデオ信号から水平同期信号および垂
直同期信号を分離する同期分離回路と、上記水平同期信
号に同期して上記サンプリング・クロックを発生する１
） Ｌ Ｌ回路であって、当該サンプリング・クロック
をｌ／Ｎ分周して上記水平同期信号との位相比較用の位
相比較信号を発生する分局、器を内蔵するＰＬＬ回路と
、１ライン分の画像データを記憶するラインメモリと、
このラインメモリに上記アナログ／ディジタル変換器の
出力データを１ライン分、上記水平同期信号と位相比較
信号との位相差に応じてｎビ憶せしめるメモリ制御手段
と、上記アナログ／ディジタル変換器の出力または上記
ラインメモリの出力のいずれか一力を上記水平同期信号
と位相比較信号との位相差に応じて選択する選択回路と
、この選択回路の出力を上記画像メモ！Ｊ ｖｃ 書込
むインタフェース回路であって、このデータ書込みを、
上記位相比較信号を画像処坪用水平同期信号として行な
うインタフェース回路とを具備することを特徴とするビ
デオ入力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135412A JPS6027286A (ja) | 1983-07-25 | 1983-07-25 | ビデオ入力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135412A JPS6027286A (ja) | 1983-07-25 | 1983-07-25 | ビデオ入力処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027286A true JPS6027286A (ja) | 1985-02-12 |
Family
ID=15151119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58135412A Pending JPS6027286A (ja) | 1983-07-25 | 1983-07-25 | ビデオ入力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027286A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2587862A1 (fr) * | 1985-09-21 | 1987-03-27 | Bosch Gmbh Robert | Procede pour compenser des erreurs de vitesse dans des signaux video convertis en signaux numeriques video |
| JPS62214478A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 画像デ−タ記憶装置 |
| JPH01194689A (ja) * | 1988-01-29 | 1989-08-04 | Toko Inc | 画像記録方法および装置 |
-
1983
- 1983-07-25 JP JP58135412A patent/JPS6027286A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2587862A1 (fr) * | 1985-09-21 | 1987-03-27 | Bosch Gmbh Robert | Procede pour compenser des erreurs de vitesse dans des signaux video convertis en signaux numeriques video |
| JPS62214478A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 画像デ−タ記憶装置 |
| JPH01194689A (ja) * | 1988-01-29 | 1989-08-04 | Toko Inc | 画像記録方法および装置 |
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