JPH0414313A - Ｅｃｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ アクティブ・プルダウン型のＥＣＬ回路に関し、出力が
負荷に対して高い負荷駆動能力を持つＥＣＬ回路を提供
することを目的とし、 プル・ダウン・トランジスタのベース端子の直流バイア
ス電圧を出力電圧に応じて変化させ、負荷容量から有効
に電荷を引き抜くように構成する。

［産業上の利用分野］ 本発明は、アクティブ・プルダウン型のＥＣＬ（エミッ
タ結合型論理）回路に関するものである。

［従来の技術］ 従来、高速論理回路として第１４図に示すアクティブ・
プルダウン型ＥＣＬ回路がある。このＥＣＬ回路回路型
流切り換え回路部２とエミッタ・フォロア回路部３とで
構成されている。電流切り換え回路部２は、エミッタ結
合されたトランジスタＱ４、Ｑ２と、各トランジスタＱ
４、Ｑ２のコレクタ端子をグランドＧＮＤに接続する抵
抗Ｒ１゜Ｒ２と、両トランジスタＱ４、Ｑ２のエミッタ
端子を電源ＶＥＥに接続するトランジスタＱ３及び抵抗
Ｒ３からなる定電流源とで構成されている。トランジス
タＱ１のベース端子には入力論理信号Ｖｉｎが印加され
、トランジスタＱ２のベース端子には基準バイアス電圧
Ｖ　ｒｅｆが印加されている。

又、トランジスタＱ３のベース端子には定電圧ＶＣ３Ｉ
が印加されている。

エミッタ・フォロア回路部３は、前記トランジスタＱ１
のコレクタ端子にベース端子が接続され、コレクタ端子
がグランドＧＮＤに接続されたエミッタ・フォロア・ト
ランジスタＱ４、エミ・ツタ・フォロア・トランジスタ
Ｑ４のエミッタ端子を電源Ｖ　ＥＨに接続するトランジ
スタＱ５と抵抗Ｒ５とからなる定電流源、及び前記トラ
ンジスタＱ２のコレクタ端子にベース端子が接続され、
コレクタ端子がグランドＧＮＤに接続されたエミッタ・
フォロア・トランジスタＱ６、エミッタ・フォロア・ト
ランジスタＱ６のエミッタ端子を電源ＶＥＨに接続する
トランジスタＱ７と抵抗Ｒ６とからなる定電流源で構成
されている。エミッタ・フォロア・トランジスタＱ４の
エミッタ端子にはＮＯＲ出力端子４が接続され、エミッ
タ・フォロア・トランジスタＱ６のエミッタ端子にはＯ
Ｒ出力端子５が接続されている。又、トランジスタＱ５
．Ｑ７のベース端子には定電圧ＶＣ３２が印加されると
ともに、トランジスタＱ７のベース端子にはコンデンサ
ＣＩ及び抵抗Ｒ７よりなる微分回路を介してトランジス
タＱｌのコレクタ電圧を微分したパルス波形が印加され
るようになっている。

従って、ＯＲ側、即ち、エミッタ・フォロア・トランジ
スタＱ６側では、トランジスタＱ１のベース端子に印加
されている入力論理信号Ｖｉｎか、トランジスタＱ２の
ベース端子に印加されている基準バイアス電圧Ｖｒｅｆ
より低い電圧（Ｌレベル）から高い電圧（Ｈレベル）に
切り替わる時には、トランジスタＱｌがオンしトランジ
スタＱ２がオフするため、トランジスタＱ１のコレクタ
電圧がＨレベル（高論理電圧）からＬレベル（低論理電
圧）へと切り換わるとともに、トランジスタＱ２のコレ
クタ電圧がＬレベルからＨレベルへと切す換わる。これ
により、エミッタ・フォロア・トランジスタＱ６が導通
し、ＯＲ出力端子５を介して配線負荷容量ＣＬに電荷が
充電される。この場合、エミッタ・フォロア・トランジ
スタＱ６のエミッタ端子のインピーダンスは十分に低い
ので、速やかに配線負荷容量ＣＬに電荷を充電すること
ができる。又、このとき、接続点ＡにはコンデンサＣＩ
及び抵抗Ｒ７よりなる微分回路によりトランジスタＱｌ
のコレクタ電圧を微分した「負」のパルス波形が印加さ
れ、接続点Ａの電位レベルは第１５図に示すように定電
圧ＶＣ３２からパルス波形を引いたものとなる。従って
、トランジスタＱ７の電流■も第１５図に示すように接
続点Ａの電位レベルと同様に減少したものとなる。

又、トランジスタＱ１の入力論理信号ＶｉｎがＨレベル
からＬレベルに切り替わる時には、トランジスタＱ１が
オフしトランジスタＱ２がオンするため、トランジスタ
Ｑ１のコレクタ電圧がＬレベルからＨレベルへと切り換
わるとともに、トランジスタＱ２のコレクタ電圧がＨレ
ベルからＬレベルへと切り換わる。これにより、エミッ
タ・フォロア・トランジスタＱ６がオフし、配線負荷容
量ＣＬの電荷がＯＲ出力端子５に接続されたトランジス
タＱ７及び抵抗Ｒ６を介して放電される。

このとき、接続点ＡにはコンデンサＣ１及び抵抗Ｒ７よ
りなる微分回路によりトランジスタＱｌのコレクタ電圧
を微分した「正」のパルス波形が印加され、接続点Ａの
電位レベルは第１５図に示すように定電圧ＶＣ３２にパ
ルス波形を加えたものとなる。従って、トランジスタＱ
７の電流■も第１５図に示すように接続点Ａの電位レベ
ルと同様に増大し、配線負荷容量ＣＬの電荷を速やかに
放電できるようになっている。

［発明が解決しようとする課題］ しかしながら、上記ＥＣＬ回路１ではエミッタ・フォロ
ア回路のトランジスタＱ７のベース端子に定電圧ＶＣ３
２が印加されているため、第１５図に示すようにトラン
ジスタＱ７には定常的に電流が流れることになり、消費
電力が増大し、ＬＳＩの低消費電力化を図る上で問題と
なる。

本発明は上記従来のＥＣＬ回路の問題点を解決するため
になされたものであり、負荷容量が大きくても高速スイ
ッチングを実現できるとともに、低消費電力化を図るこ
とができるＥＣＬ回路を提供することを目的とする。

Ｕ課題を解決するための手段］ 本発明は上記目的を達成するため、第１図に示すように
、ベース端子に入力論理信号が入力される少なくとも１
つのトランジスタＱ４、ＱＩＯと、ベース端子に基準電
圧が印加されるトランジスタＱ２の各エミッタ端子を共
通接続した電流切り換え回路部２と、前記電流切り換え
回路部２のトランジスタＱ２のコレクタ端子にベース端
子が接続されたエミッタ・フォロア・トランジスタＱ６
とで構成されたＥＣＬ回路と、コレクタ端子を前記エミ
ッタ・フォロア・トランジスタＱ６のエミッタ端子に接
続したプル・ダウン・トランジスタＱｌｌと、該プル・
ダウン・トランジスタＱｌｌのベース端子は、前記エミ
ッタ・フォロア・トランジスタＱ６への出力とは逆相の
出力をなす前記電流切り換え回路部２のトランジスタＱ
４、ＱＩＯのコレクタ端子と容量手段Ｃ１を介して接続
され、かつ、エミッタ・フォロア・トランジスタＱ６の
ベース端子に印加されている信号と同相の出力端子５と
トランジスタＱ１２及び抵抗Ｒ７からなる電圧変換素子
を介して接続した。

［作用］ 従って、第１図において、入力論理信号がトランジスタ
Ｑ１又はＱＩＯのベース端子に印加されると、通常のＥ
ＣＬ回路の動作を行い、トランジスタＱ１及びＱＩＯの
コレクタ側では入力論理信号と逆相の信号を発生し、ト
ランジスタＱ２のコレクタ側では入力論理信号と同相の
信号を発生する。プル・ダウン・トランジスタＱｌｌの
ベース端子には、スイッチングが速やかに行われるよう
にエミッタ・フォロア・トランジスタＱ６のベース端子
に印加されている信号と同相の出力端子５からトランジ
スタＱ１２及び抵抗Ｒ７からなる電圧変換素子を介して
変換された電圧が印加され、プル・ダウン・トランジス
タＱｌｌに適切な電流が流れるようにする。

入力論理信号がＨレベルか、らＬレベルへ切り換わる時
には、トランジスタＱ４、ＱＩＯのコレクタ側の電圧が
ＬレベルからＨレベルへと切り換わり、この電圧の変化
は容量手段Ｃ１と抵抗Ｒ７とからなる微分回路により微
分されて正の短い時間幅の信号が作り出され、プル・ダ
ウン・トランジスタＱｌｌのベース端子に印加される。

このため、プル・ダウン・トランジスタＱｌｌは過渡的
に深くオンされ、出力端子５に接続される負荷容量に蓄
積されていた電荷が速やかに放電される。

又、入力論理信号がＬレベルの時、トランジスタＱ２の
コレクタ側の電圧がＬレベルになってエミッタ・フォロ
ア・トランジスタＱ６はオフする。

これにより、出力端子５がＬレベルになってプル・ダウ
ン・トランジスタＱｌｌに電流が流れなくなる。

［実施例］ 以下、本発明をＥＣＬ回路のＯＲ側に具体化した一実施
例を第１，２図に従って説明する。

尚、説明の便宜上、第１４図に示す従来のＥＣＬ論理回
路と共通の素子は符号を同一にしてその説明を一部省略
する。

第１図に示すように、トランジスタＱ４、ＱＩＯはコレ
クタ端子か抵抗Ｒ１を介してグランドＧＮＤに接続され
ており、トランジスタＱ１のベース端子には入力論理信
号Ｖ　ｉｎ　１か、トランジスタＱＩＯのベース端子に
は入力論理信号Ｖｉｎ２が印加されている。

エミッタ・フォロア・トランジスタＱ６のエミッタ端子
にはＯＲ出力端子５が接続され、同エミッタ端子と電源
ＶＥＥとの間にコレクタ端子及びエミッタ端子を接続し
てプル・ダウン・トランジスタＱｌｌが設けられている
。前記トランジスタＱ４、ＱＩＯのコレクタ端子と電源
ＶＥＥとの間にはコンデンサＣ１と抵抗Ｒ７とからなる
微分回路が設けられるとともに、コンデンサＣＩと抵抗
Ｒ７との接続点Ｂに前記プル・ダウン・トランジスタＱ
ｌｌのベース端子が接続されており、トランジスタＱ４
、ＱＩＯのコレクタ電圧（前記エミッタ・フォロア・ト
ランジスタＱ６のベース端子に印加されている電圧と逆
相）を微分したパルス波形をプル・ダウン・トランジス
タＱｌｌのベース端子に印加するようになっている。

又、グランドＧＮＤと抵抗Ｒ７との間には同抵抗Ｒ７と
共に電圧変換素子を構成するトランジスタＱ１２が設け
られ、トランジスタＱ１２のベース端子はＯＲ出力端子
５に接続されている。そして、トランジスタＱ１２及び
抵抗Ｒ７によりＯＲ出力端子５の出力電圧（前記エミッ
タ・フォロア・トランジスタＱ６のベースに印加されて
いる電圧と同相）から適切な直流バイアス電圧ＶＢを生
成してプル・ダウン・トランジスタＱｌｌのベース端子
に印加するようになっている。

従って、トランジスタＱｌのベース端子の入力論理信号
Ｖｉｎｌ及びトランジスタＱＩＯのベース端子の入力論
理信号Ｖｉｎ２が、トランジスタＱ２のベース端子の基
準バイアス電圧Ｖｒｅｆより低い電圧（Ｌレベル）であ
る時には、トランジスタＱ４、ＱＩＯがオフしトランジ
スタＱ２かオンするため、トランジスタＱ４、ＱＩＯの
コレクタ電圧はＨレベル（高論理電圧）、トランジスタ
Ｑ２のコレクタ電圧はＬレベル（低論理電圧）となる。

これにより、エミッタ・フォロア・トランジスタＱ６は
オフし、ＯＲ出力端子５の電圧はＬレベルとなる。この
ため、接続点Ｂの電位レベルは第２図に示すようにプル
・ダウン・トランジスタＱｌｌがオフする電位レベルと
なり、プル・ダウン・トランジスタＱｌｌの電流Ｉも第
２図に示すように流れない。

次に、例えば、トランジスタＱ】のベース端子の入力論
理信号Ｖｉｎｌが、ＬレベルからトランジスタＱ２のベ
ース端子の基準バイアス電圧Ｖｒｅｆより高い電圧（Ｈ
レベル）に切り替わる時には、トランジスタＱ１がオン
しトランジスタＱ２がオフするため、トランジスタＱ１
のコレクタ電圧かＨレベルからＬレベル（低論理電圧）
へと切り換わるとともに、トランジスタＱ２のコレクタ
電圧がＬレベルからＨレベルへと切り換わる。これによ
り、エミッタ・フォロア・トランジスタＱ６か導通し、
ＯＲ出力端子５を介して配線負荷容量ＣＬに電荷が充電
される。この入力論理信号Ｖ　ｉｎｌのＬレベルからＨ
レベルへの切り換わり時において、接続点Ｂにはコンデ
ンサＣ１及び抵抗Ｒ７よりなる微分回路によりトランジ
スタＱ１のコレクタ電圧を微分した「負Ｊのパルス波形
が印加されるため、接続点Ｂの電位レベルは第２図に示
すように徐々に上昇し、トランジスタＱ１２によりＯＲ
出力端子５の電圧を変換した所定レベルＶＢＯで安定す
る。従って、プル・ダウン・トランジスタＱｌｌの電流
Ｉも第２図に示すように接続点Ｂの電位レベルと同様に
増加したものとなる。

又、トランジスタＱ１の入力論理信号ＶｉｎｌがＨレベ
ルからＬレベルに切り替わる時には、トランジスタＱ１
がオフしトランジスタＱ２がオンするため、トランジス
タＱ１のコレクタ電圧がＬレベルからＨレベルへと切り
換わるとともに、トランジスタＱ２のコレクタ電圧がＨ
レベルからＬレベルへと切り換わる。これにより、エミ
ッタ・フォロア・トランジスタＱ６がオフするが、この
時、接続点ＢにはＯＲ出力端子５の電圧に基づいてトラ
ンジスタＱ１２の作用によりプル・ダウン・トランジス
タＱｌｌをオンさせることができるバイアス電圧ＶＢＯ
が印加されているので、プル・ダウン・トランジスタＱ
ｌｌがオンし、配線負荷容量ＣＬの電荷がプル・ダウン
・トランジスタＱｌｌを介して放電される。

この入力論理信号Ｖ　ｉｎ　１のＨレベルからしレベル
への切り換わり時において、接続点ＢにはコンデンサＣ
Ｉ及び抵抗Ｒ７よりなる微分回路によりトランジスタＱ
ｌのコレクタ電圧を微分した「正」のパルス波形が印加
され、接続点Ｂの電位レベルは第２図に示すように所定
レベルＶＢＯにパルス波形を加えたものとなる。これに
より、プル・ダウン・トランジスタＱｌｌを過渡的に深
くオンさせ、配線負荷容量ＣＬに蓄積されていた電荷を
速やかに放電させることができ、ＯＲ出力端子５に接続
されている負荷を速やかにオフさせることができる。こ
の放電に伴ってＯＲ出力端子５の電圧が下降すると、接
続点Ｂの電位ＶＢは第２図に示すようにプル・ダウン・
トランジスタＱｌｌがオフする電位レベルとなり、プル
・ダウン・トランジスタＱｌｌの電流Ｉも第２図に示す
ように流れなくなる。

又、本実施例ではプル・ダウン・トランジスタＱｌｌの
ベース端子に対し、ＯＲ出力端子５の出力電圧をトラン
ジスタＱ１２により変換した直流バイアス電圧ＶＢを印
加するようにしたので、ＯＲ出力端子５の出力電圧がＬ
レベル、即ち、トランジスタＱｌの入力論理信号Ｖｉｎ
ｌ及びトランジスタＱ１０の入力論理信号Ｖｉｎ２が共
にＬレベルである待機時において、プル・ダウン・トラ
ンジスタＱｌｌの電流■を流さないようにでき、低消費
電力化を図ることができる。

尚、本発明は上記実施例に限定されるものではなく、第
３〜１３図に示すように実施してもよい。

第３〜７図はそれぞれＥＣＬ回路のＯＲ側における別例
を示しており、前記実施例と同様の作用・効果がある。

第３図では前記トランジスタＱ１２と接続点Ｂとの間に
ダイオードＤ１と抵抗Ｒ８とを直列に設け、ＯＲ出力端
子５より、トランジスタＱ１２゜ダイオ−１”ＤＩ及び
抵抗Ｒ８を介して適切な直流バイアス電圧をプル・ダウ
ン・トランジスタＱｌｌのベース端子に印加している。

第４図では前記トランジスタＱ１２と接続点Ｂとの間に
抵抗Ｒ８を設け、ＯＲ出力端子５より、トランジスタＱ
１２及び抵抗Ｒ９を介して適切な直流バイアス電圧をプ
ル・ダウン・トランジスタＱｌｌのベース端子に印加し
ている。

第５図では前記トランジスタＱ１２と接続点Ｂとの間に
ダイオードＤ２を設け、ＯＲ出力端子５より、トランジ
スタＱ１２．ダイオードＤ１を介して適切な直流バイア
ス電圧をプル・ダウン・トランジスタＱｌｌのベース端
子に印加している。

第６図ではＯＲ出力端子５にコレクタ端子とベース端子
とをショートさせたダイオードＤ３を接続し、ＯＲ出力
端子５よりダイオードＤ３を介して適切な直流バイアス
電圧をプル・ダウン・トランジスタＱｌｌのベース端子
に印加している。

第７図ではＯＲ出力端子５と接続点Ｂとの間にコレクタ
端子とベース端子とをショートさせたダイオードＤ４及
び抵抗ＲＩＯを直列に接続し、ＯＲ出力端子５よりダイ
オードＤ４及び抵抗ＲＩＯを介して適切な直流バイアス
電圧をプル・ダウン・トランジスタＱｌｌのベース端子
に印加している。

第８〜１３図はそれぞれＥＣＬ回路のＮＯＲ側における
別例を示している。

第８図ではエミッタ・フォロア・トランジスタＱ４のベ
ース端子にトランジスタＱ４、ＱＩＯのコレクタ端子が
接続され、同トランジスタＱ４のエミッタ端子と電源Ｖ
ＥＲとの間にコレクタ端子及びエミッタ端子を接続して
プル・ダウン・トランジスタＱ１３が設けられている。

トランジスタＱ２のコレクタ端子と電源ＶＥＥとの間に
はコンデンサＣ２と抵抗Ｒ１１とからなる微分回路が設
けられるとともに、コンデンサＣ２と抵抗Ｒ１１との接
続点Ｃにプル・ダウン・トランジスタＱ１３のベース端
子が接続されており、トランジスタＱ２のコレクタ電圧
を微分したパルス波形をプル・ダウン・トランジスタＱ
１３のベース端子に印加するようになっている。

又、グランドＧＮＤと抵抗Ｒ１１との間には同抵抗Ｒ１
１と共に電圧変換素子を構成するトランジスタＱ１４が
設けられ、トランジスタＱ１４のベース端子はＮＯＲ出
力端子４に接続されている。

そして、トランジスタＱ１４及び抵抗Ｒ１１によりＮＯ
Ｒ出力端子４の出力電圧から適切な直流バイアス電圧Ｖ
Ｂを生成してプル・ダウン・トランジスタＱ１３のベー
ス端子に印加するようになっている。

この例においては、プル・ダウン・トランジスタＱ１３
のベース端子に対し、ＮＯＲ出力端子４の出力電圧をト
ランジスタＱ１４により変換した直流バイアス電圧ＶＢ
を印加するようにしたので、ＮＯＲ出力端子４の出力電
圧がＬレベル、即ち、トランジスタＱ」の入力論理信号
Ｖ　ｉｎ　１又はトランジスタＱＩＯの入力論理信号Ｖ
ｉｎ２がＨレベルである時に、プル・ダウン・トランジ
スタＱ１３の電流Ｉを流さないようにでき、低消費電力
化を図ることができる。

又、この例では前記ＯＲ側における各実施例とは逆に、
トランジスタＱ１の入力論理信号Ｖ　ｉｎ　１及びトラ
ンジスタＱ１０の入力論理信号Ｖｉｎ２か共にＬレベル
からＨレベルに切り替わる時、即ち、トランジスタＱ４
、ＱＩＯかオンしトランジスタＱ２がオフしてトランジ
スタＱ２のコレクタ電圧がＬレベルからＨレベルへと切
り換わる時に、接続点ＣにはコンデンサＣ２及び抵抗Ｒ
１１よりなる微分回路によりトランジスタＱ２のコレク
タ電圧を微分した「正」のパルス波形が印加され、プル
・ダウン・トランジスタＱ１３が過渡的に深くオンされ
、配線負荷容量ＣＬに蓄積されていた電荷が速やかに放
電される。

第９図ではトランジスタＱ１４と接続点Ｃとの間にダイ
オードＤ５と抵抗Ｒ１２とを直列に設け、ＮＯＲ出力端
子４より、トランジスタＱ１４．ダイオードＤ５及び抵
抗Ｒ１２を介して適切な直流バイアス電圧をプル・ダウ
ン・トランジスタＱ１３ノヘース端子に印加している。

第１０図ではトランジスタＱ１４と接続点Ｃとの間に抵
抗Ｒ１３を設け、ＮＯＲ出力端子４より、トランジスタ
Ｑ１４及び抵抗Ｒ１３を介して適切な直流バイアス電圧
をプル・ダウン・トランジスタＱ１３のベース端子に印
加している。

第１１図ではトランジスタＱ１４と接続点Ｃとの間にダ
イオードＤ６を設け、ＮＯＲ出力端子４より、トランジ
スタＱ１４．　ダイオードＤ６を介して適切な直流バイ
アス電圧をプル・ダウン・トランジスタＱ１３のベース
端子に印加している。

第１２図ではＮＯＲ出力端子４にコレクタ端子とベース
端子とをショートさせたダイオードＤ７を接続し、ＮＯ
Ｒ出力端子４よりダイオードＤ７を介して適切な直流バ
イアス電圧をプル・ダウン・トランジスタＱ１３のベー
ス端子に印加している。

第１３図ではＮＯＲ出力端子４と接続点Ｃとの間にコレ
クタ端子とベース端子とをショートさせたダイオードＤ
８及び抵抗Ｒ１４を直列に接続し、ＮＯＲ出力端子４よ
りダイオードＤ８及び抵抗Ｒ１４を介して適切な直流バ
イアス電圧をプル・ダウン・トランジスタＱ１３のベー
ス端子に印加している。

［発明の効果］ 以上詳述したように、本発明によれば、負荷容量が大き
くても高速スイッチングを実現できるとともに、低消費
電力化を図ることができる優れた効果がある。

【図面の簡単な説明】

第１図は本発明をＥＣＬ回路のＯＲ側に具体化した一実
施例を示す電気回路図、 第２図は一実施例の作用を示す各波形図、第３〜７図は
それぞれＥＣＬ回路のＯＲ側における別例を示す電気回
路図、 第８〜１３図はそれぞれＥＣＬ回路のＮＯＲ側における
別例を示す電気回路図、 第１４図は従来のＥＣＬ回路を示す電気回路図、第１５
図は従来のＥＣＬ回路の作用を示す各波形図である。 たトランジスタ、 Ｑ４．Ｑ６はエミッタ・フォロア・トランジスタ、 Ｑｌ４、Ｑｌ３はプル・ダウン・トランジスタ、Ｑｌ２
．Ｑｌ４は電圧変換素子としてのトランジスタ、 Ｒ７〜ＲＩＯ，Ｒ１２〜Ｒ１４は電圧変換素子としての
抵抗である。 図において、 １はＥＣＬ回路、 ２は電流切り換え回路部、 ４はＮＯＲ出力端子、 ５はＯＲ出力端子、 ＣＩ、Ｃ２は容量手段としてのコンデンサ、Ｄ１〜Ｄ８
は電圧変換素子としてのダイオード、Ｑ４、Ｑ２．ＱＩ
Ｏはそれぞれエミッタ結合し第２図 実施例の作用を示す各波形図 第４図 ＥＣ１回路の０日側における別例を示す電気回路図図 時間 第 図 ＥＣＬ回路００日側における別例を示す電気回路図第 図 ＥＣＬ口路の０日側における別例を示す電気回路国策８ 図 ＥＣＬ回路のＮ０日側における別例を示す電気回路国策 図 ＥＣＬ回路の０日側における別例を示す電気回路国策９ 図 ＥＣＬ回路のＮ０日側における別例を示す電気回路図第 ｉ２ 図 ＥＣ１回路のＮ０日側における別例を示す電気回路四節 図

Claims (1)

1. 【特許請求の範囲】 １、ベース端子に入力論理信号が入力される少なくとも
   １つのトランジスタ（Ｑ１、Ｑ１０）と、ベース端子に
   基準電圧が印加されるトランジスタ（Ｑ２）の各エミッ
   タ端子を共通接続した電流切り換え回路部（２）と、前
   記電流切り換え回路部（２）のトランジスタ（Ｑ１、Ｑ
   ２、Ｑ１０）の少なくとも一方のコレクタ端子にベース
   端子が接続されたエミッタ・フォロア・トランジスタ（
   Ｑ４、Ｑ６）とで構成されたＥＣＬ回路と、コレクタ端
   子を前記エミッタ・フォロア・トランジスタ（Ｑ４、Ｑ
   ６）のエミッタ端子に接続したプル・ダウン・トランジ
   スタ（Ｑ１３、Ｑ１１）と、 該プル・ダウン・トランジスタ（Ｑ１３、Ｑ１１）のベ
   ース端子は、前記エミッタ・フォロア・トランジスタ（
   Ｑ４、Ｑ６）への出力とは逆相の出力をなす前記電流切
   り換え回路部（２）のトランジスタのコレクタ端子と容
   量手段（Ｃ２、Ｃ１）を介して接続され、かつ、エミッ
   タ・フォロア・トランジスタ（Ｑ４、Ｑ６）のベース端
   子に印加されている信号と同相の出力端子（４、５）と
   電圧変換素子を介して接続されていることを特徴とする
   ＥＣＬ回路。 ２、前記電圧変換素子は、トランジスタ（Ｑ１４、Ｑ１
   ２）又はダイオード（Ｄ７、Ｄ３）であることを特徴と
   する請求項１記載のＥＣＬ回路。 ３、前記電圧変換素子は、直列に接続されたトランジス
   タ（Ｑ１４、Ｑ１２）及びダイオード（Ｄ６、Ｄ２）で
   あることを特徴とする請求項１記載のＥＣＬ回路。 ４、前記電圧変換素子は、直列に接続されたトランジス
   タ（Ｑ１４、Ｑ１２）及び抵抗（Ｒ１３、Ｒ９）、又は
   直列に接続されたダイオード（Ｄ８、Ｄ４）及び抵抗（
   Ｒ１４、Ｒ１０）であることを特徴とする請求項１記載
   のＥＣＬ回路。 ５、前記電圧変換素子は、直列に接続されたトランジス
   タ（Ｑ１４、Ｑ１２）、ダイオード（Ｄ５、Ｄ１）及び
   抵抗（Ｒ１２、Ｒ８）であることを特徴とする請求項１
   記載のＥＣＬ回路。