JPH04143992A - 画像メモリのアドレス発生回路 - Google Patents
画像メモリのアドレス発生回路Info
- Publication number
- JPH04143992A JPH04143992A JP2266713A JP26671390A JPH04143992A JP H04143992 A JPH04143992 A JP H04143992A JP 2266713 A JP2266713 A JP 2266713A JP 26671390 A JP26671390 A JP 26671390A JP H04143992 A JPH04143992 A JP H04143992A
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- JP
- Japan
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- 238000010586 diagram Methods 0.000 description 4
- 238000007792 addition Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像メモリのアドレス発生回路に関し、特に画
像データをブロック単位で符号化、復号化する回路に使
用する画像メモリのアドレス発生回路に関する。
像データをブロック単位で符号化、復号化する回路に使
用する画像メモリのアドレス発生回路に関する。
従来の画像メモリのアドレス発生回路は、第３図に示す
ようにカラムアドレスカウンタ２１と、ロウアドレスカ
ウンタ２２と、カラムアドレスとロウアドレスとを切替
えるセレクタ２３とを備えている。カラムアドレスカウ
ンタ２１は、カラム開始アドレスＢｅおよびデータの読
み書きと同じ周期のクロックＣｃに応じてカラムアドレ
スＡｃを生成し出力する。ロウアドレスカウンタ２２は
、ロウ開始アドレスＢｒおよび１０つ分のデータアクセ
ス毎に印加されるクロックＣｒに応じてロウアドレスＡ
ｒを生成し出力する。セレクタ２３は、カラムアドレス
ＡｃおよびロウアドレスＡｒを選択信号Ｓに応じて選択
してアドレスＡＯとて出力する。
ようにカラムアドレスカウンタ２１と、ロウアドレスカ
ウンタ２２と、カラムアドレスとロウアドレスとを切替
えるセレクタ２３とを備えている。カラムアドレスカウ
ンタ２１は、カラム開始アドレスＢｅおよびデータの読
み書きと同じ周期のクロックＣｃに応じてカラムアドレ
スＡｃを生成し出力する。ロウアドレスカウンタ２２は
、ロウ開始アドレスＢｒおよび１０つ分のデータアクセ
ス毎に印加されるクロックＣｒに応じてロウアドレスＡ
ｒを生成し出力する。セレクタ２３は、カラムアドレス
ＡｃおよびロウアドレスＡｒを選択信号Ｓに応じて選択
してアドレスＡＯとて出力する。
画像データをブロック単位で符号化、復号化すル場合、
例えば８×８ワードのブロック単位で処理する場合は、
第５図に示すように画像メモリをアクセスする必要があ
る。上述した従来の画像メモリのアドレス発生回路によ
り第２図に示すようなブロック単位でアクセスするアド
レスを生成するためには、複雑な制御回路が必要となる
。
例えば８×８ワードのブロック単位で処理する場合は、
第５図に示すように画像メモリをアクセスする必要があ
る。上述した従来の画像メモリのアドレス発生回路によ
り第２図に示すようなブロック単位でアクセスするアド
レスを生成するためには、複雑な制御回路が必要となる
。
本発明の目的は、簡単な回路構成で画像メモリをブロッ
ク単位でアクセスするアドレスを生成できる画像メモリ
のアドレス発生回路を提供することにある。
ク単位でアクセスするアドレスを生成できる画像メモリ
のアドレス発生回路を提供することにある。
本発明の画像メモリのアドレス発生回路は、２ＮＸ２Ｎ
（ＮはＮ＞２の整数）ワードに区分されたブロック毎
に画像データをアクセスするカラムアドレスおよびロウ
アドレスを生成する画像メモリのアドレス発生回路にお
いて、共通のクロックに応じてカウント動作を行ってＭ
ビット（ＭはＭ＞Ｎの整数）の信号を出力する第１およ
び第２のアドレスカウンタを備え、前記第１のアドレス
カウンタの下位第１ビット目から第Ｎビット目までのＮ
ビットを前記カラムアドレスの下位ビットとし、前記第
１のアドレスカウンタの下位第Ｎ十１ビット目から第２
Ｎビット目までのＮビットを前記ロウアドレスの下位ビ
ットとして構成されるまた、前記カラムアドレスおよび
前記ロウアドレスにカラム開始アドレスおよびロウ開始
アドレスをそれぞれ加算する手段と、前記第１および第
２の加算回路が出力するアドレスとカラム終了アドレス
およびロウ終了アドレスとをそれぞれ比較して一致した
ときに前記第１および第２のアドレスカウンタをそれぞ
れ停止させる手段とを具備して構成してもよい。
（ＮはＮ＞２の整数）ワードに区分されたブロック毎
に画像データをアクセスするカラムアドレスおよびロウ
アドレスを生成する画像メモリのアドレス発生回路にお
いて、共通のクロックに応じてカウント動作を行ってＭ
ビット（ＭはＭ＞Ｎの整数）の信号を出力する第１およ
び第２のアドレスカウンタを備え、前記第１のアドレス
カウンタの下位第１ビット目から第Ｎビット目までのＮ
ビットを前記カラムアドレスの下位ビットとし、前記第
１のアドレスカウンタの下位第Ｎ十１ビット目から第２
Ｎビット目までのＮビットを前記ロウアドレスの下位ビ
ットとして構成されるまた、前記カラムアドレスおよび
前記ロウアドレスにカラム開始アドレスおよびロウ開始
アドレスをそれぞれ加算する手段と、前記第１および第
２の加算回路が出力するアドレスとカラム終了アドレス
およびロウ終了アドレスとをそれぞれ比較して一致した
ときに前記第１および第２のアドレスカウンタをそれぞ
れ停止させる手段とを具備して構成してもよい。
次に図面を参照して本発明を説明する。
第１図は本発明の一実施例を示すブロック図であり、５
１２ Ｘ５１２ワードのアドレス空間をもつ画像メモリ
上で８×８ワードのブロック単位でアクセスするアドレ
スを生成する場合の構成を示している。
１２ Ｘ５１２ワードのアドレス空間をもつ画像メモリ
上で８×８ワードのブロック単位でアクセスするアドレ
スを生成する場合の構成を示している。
アドレスカウンタ１１および１２は共通のクロックＣで
動作しており、アドレスカウンタ１１の下位から４ビッ
ト目、５ビット目および６ビット目の出力を下位３ビッ
トとしてロウアドレスＡｒｔを構成し、また、アドレス
カウンタ１１の下位ら１ビット目、２ビット目および３
ビット目の出力を下位３ビットとしてカラムアドレスＡ
ｃｔを構成する。このようにすることにより、ロウアド
レスＡｒｌは第２図に示すように、カラムアドレスＡｃ
ｌが８進む毎に１ずつ進み、８×８ワードの各ブロック
単位で順次アクセスするアドレスを生成することができ
る。
動作しており、アドレスカウンタ１１の下位から４ビッ
ト目、５ビット目および６ビット目の出力を下位３ビッ
トとしてロウアドレスＡｒｔを構成し、また、アドレス
カウンタ１１の下位ら１ビット目、２ビット目および３
ビット目の出力を下位３ビットとしてカラムアドレスＡ
ｃｔを構成する。このようにすることにより、ロウアド
レスＡｒｌは第２図に示すように、カラムアドレスＡｃ
ｌが８進む毎に１ずつ進み、８×８ワードの各ブロック
単位で順次アクセスするアドレスを生成することができ
る。
また、加算回路１３および１４でカラムアドレスＡＣ１
およびロウアドレスＡｒｌに開始アドレスＢＣおよびＢ
ｒをそれぞれ加えることにより、画像メモリの任意のア
ドレスからアクセスを開始することが可能となる。更に
、比較回路１５および１６により、終了アドレスＥｃお
よびＥｒと加算回路１３および１４から出力されるカラ
ムアドレスＡｃ２およびロウアドレスＡｒ２とを比較し
、一致したときに論理回路１８．１９によってイネーブ
ル信号を生成して各アドレスカウンタ１１．１２の動作
を停止させることも可能となる。セレクタ１７は、カラ
ムアドレスＡｃ２およびロウアドレスＡｒ２を選択信号
Ｓに応じて選択してアドレスＡｏとして出力する。
およびロウアドレスＡｒｌに開始アドレスＢＣおよびＢ
ｒをそれぞれ加えることにより、画像メモリの任意のア
ドレスからアクセスを開始することが可能となる。更に
、比較回路１５および１６により、終了アドレスＥｃお
よびＥｒと加算回路１３および１４から出力されるカラ
ムアドレスＡｃ２およびロウアドレスＡｒ２とを比較し
、一致したときに論理回路１８．１９によってイネーブ
ル信号を生成して各アドレスカウンタ１１．１２の動作
を停止させることも可能となる。セレクタ１７は、カラ
ムアドレスＡｃ２およびロウアドレスＡｒ２を選択信号
Ｓに応じて選択してアドレスＡｏとして出力する。
なお、本実施例では５１２ Ｘ５１２ワードのアドレス
空間をもつ画像メモリ上で８×８ワードのブロック単位
でアクセスするアドレスの生成する場合について説明し
たが、２Ｎ×２Ｎ （ＮはＮ＞２の整数）ワードに区分
されたブロック毎に画像データをアクセスするアドレス
についても同様に生成することができる。
空間をもつ画像メモリ上で８×８ワードのブロック単位
でアクセスするアドレスの生成する場合について説明し
たが、２Ｎ×２Ｎ （ＮはＮ＞２の整数）ワードに区分
されたブロック毎に画像データをアクセスするアドレス
についても同様に生成することができる。
以上説明したように本発明によれば、２Ｎ ×２Ｎ （
ＮはＮ＞２の整数）ワードに区分されたブトレスおよび
ロウアドレスを生成する場合、共通のクロックに応じて
カウント動作を行ってＭピッ） （ＭはＭＡＨの整数）
の信号を出力する第１および第２のアドレスカウンタを
設け、第１のアドレスカウンタの下位第１ビット目から
第Ｎビット目までのＮビットをカラムアドレスの下位ビ
ットとし、また、第１のアドレスカウンタの下位筒Ｎ千
１ビット目から第２Ｎビット目までのＮビットをロウア
ドレスの下位ビットとすることにより、簡単にアドレス
を生成できる。また、カラムアドレスおよびロウアドレ
スにカラム開始アドレスおよびロウ開始アドレスをそれ
ぞれ加算したアドレスを使用すれば、任意のアドレスか
らアクセスを開始できる。更に、カラムアドレスおよび
ロウアドレスとカラム終了アドレスおよびロウ終了アド
レスとをそれぞれ比較して一致したときに第１および第
２のアドレスカウンタをそれぞれ停止させれば、任意の
アドレスで停止させることができる。
ＮはＮ＞２の整数）ワードに区分されたブトレスおよび
ロウアドレスを生成する場合、共通のクロックに応じて
カウント動作を行ってＭピッ） （ＭはＭＡＨの整数）
の信号を出力する第１および第２のアドレスカウンタを
設け、第１のアドレスカウンタの下位第１ビット目から
第Ｎビット目までのＮビットをカラムアドレスの下位ビ
ットとし、また、第１のアドレスカウンタの下位筒Ｎ千
１ビット目から第２Ｎビット目までのＮビットをロウア
ドレスの下位ビットとすることにより、簡単にアドレス
を生成できる。また、カラムアドレスおよびロウアドレ
スにカラム開始アドレスおよびロウ開始アドレスをそれ
ぞれ加算したアドレスを使用すれば、任意のアドレスか
らアクセスを開始できる。更に、カラムアドレスおよび
ロウアドレスとカラム終了アドレスおよびロウ終了アド
レスとをそれぞれ比較して一致したときに第１および第
２のアドレスカウンタをそれぞれ停止させれば、任意の
アドレスで停止させることができる。
第１図は本発明の一実施例を示すブロック図、第２図（
ａＬ （ｂ）は第１図に示すカラムアドレスＡｃｌお
よびロウアドレスＡｒｌの動きを示す図、第３図は従来
の画像メモリのアドレス発生回路の一例を示すブロック
図である。 １１．１２・・・・・・アドレスカウンタ、１３．１４
・・・・・・加算回路、１５．１６・・・・・・比較回
路、１７゜２３・・・・・・セレクタ、１８．１９・・
・・・・論理回路、２１・・・・・・カラムアドレスカ
ウンタ、２２・・・・・・ロウアドレスカウンタＮ Ａ
ｃｌ、 Ａｃ２＋ Ａｃ・・・・・・カラムアドレス、
Ａｒｌ、 Ａｒ２＋ Ａｒ・・・・・・ロウアドレス、
Ｂｅ・・・・・・カラム開始アドレス、Ｂｒ・・・・・
・ロウ開始アドレス、Ｃ，Ｃｃ、Ｃｒ・・・・・・クロ
ック、ＥＣ・・・・・・カラム終了アドレス、Ｅｒ・・
・・・・ロウ終了アドレスＳ・・・・・・選択信号。
ａＬ （ｂ）は第１図に示すカラムアドレスＡｃｌお
よびロウアドレスＡｒｌの動きを示す図、第３図は従来
の画像メモリのアドレス発生回路の一例を示すブロック
図である。 １１．１２・・・・・・アドレスカウンタ、１３．１４
・・・・・・加算回路、１５．１６・・・・・・比較回
路、１７゜２３・・・・・・セレクタ、１８．１９・・
・・・・論理回路、２１・・・・・・カラムアドレスカ
ウンタ、２２・・・・・・ロウアドレスカウンタＮ Ａ
ｃｌ、 Ａｃ２＋ Ａｃ・・・・・・カラムアドレス、
Ａｒｌ、 Ａｒ２＋ Ａｒ・・・・・・ロウアドレス、
Ｂｅ・・・・・・カラム開始アドレス、Ｂｒ・・・・・
・ロウ開始アドレス、Ｃ，Ｃｃ、Ｃｒ・・・・・・クロ
ック、ＥＣ・・・・・・カラム終了アドレス、Ｅｒ・・
・・・・ロウ終了アドレスＳ・・・・・・選択信号。
Claims (1)
- 【特許請求の範囲】 １、２＾Ｎ×２＾Ｎ（ＮはＮ＞２の整数）ワードに区分
されたブロック毎に画像データをアクセスするカラムア
ドレスおよびロウアドレスを生成する画像メモリのアド
レス発生回路において、 共通のクロックに応じてカウント動作を行ってＭビット
（ＭはＭ＞Ｎの整数）の信号を出力する第１および第２
のアドレスカウンタを備え、前記第１のアドレスカウン
タの下位第１ビット目から第Ｎビット目までのＮビット
を前記カラムアドレスの下位ビットとし、前記第１のア
ドレスカウンタの下位第Ｎ＋１ビット目から第２Ｎビッ
ト目までのＮビットを前記ロウアドレスの下位ビットと
することを特徴とする画像メモリのアドレス発生回路。 ２、請求項１記載の画像メモリのアドレス発生回路にお
いて、前記カラムアドレスおよび前記ロウアドレスにカ
ラム開始アドレスおよびロウ開始アドレスをそれぞれ加
算する手段と、前記第１および第２の加算回路が出力す
るアドレスとカラム終了アドレスおよびロウ終了アドレ
スとをそれぞれ比較して一致したときに前記第１および
第２のアドレスカウンタをそれぞれ停止させる手段とを
具備したことを特徴とする画像メモリのアドレス発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266713A JPH04143992A (ja) | 1990-10-04 | 1990-10-04 | 画像メモリのアドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266713A JPH04143992A (ja) | 1990-10-04 | 1990-10-04 | 画像メモリのアドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04143992A true JPH04143992A (ja) | 1992-05-18 |
Family
ID=17434649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266713A Pending JPH04143992A (ja) | 1990-10-04 | 1990-10-04 | 画像メモリのアドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04143992A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0213395A (ja) * | 1988-04-26 | 1990-01-17 | E I Du Pont De Nemours & Co | 組織プラスミノーゲンアクチベーターに対するモノクローナル抗体 |
| JPH02121186A (ja) * | 1988-10-28 | 1990-05-09 | Hitachi Ltd | 半導体記憶装置 |
| JPH02186834A (ja) * | 1989-01-13 | 1990-07-23 | Sharp Corp | ラインメモリ |
| JPH02206088A (ja) * | 1989-02-06 | 1990-08-15 | Toshiba Corp | 画像メモリ装置 |
-
1990
- 1990-10-04 JP JP2266713A patent/JPH04143992A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0213395A (ja) * | 1988-04-26 | 1990-01-17 | E I Du Pont De Nemours & Co | 組織プラスミノーゲンアクチベーターに対するモノクローナル抗体 |
| JPH02121186A (ja) * | 1988-10-28 | 1990-05-09 | Hitachi Ltd | 半導体記憶装置 |
| JPH02186834A (ja) * | 1989-01-13 | 1990-07-23 | Sharp Corp | ラインメモリ |
| JPH02206088A (ja) * | 1989-02-06 | 1990-08-15 | Toshiba Corp | 画像メモリ装置 |
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