JPH04145525A - 半加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半加算回路に関し、特にＦＥＴトランジスタで
集積回路を構成する場合に適する半加算回路に関する。

〔従来の技術〕

従来のこの種の半加算回路は、０ＭＯ８論理ゲートを組
合わせて構成されている。複数ビットの半加算回路は、
ビット数に等しい数の１ビット半加算回路で構成するこ
とができる。

第２図は、従来の半加算回路の一例を示すブロック図で
ある。第２図に示す従来例は、２ビットの半加算回路で
あり、下位ビット用の１ビット半加算回路３と、上位ビ
ット用の１ビット半加算回路４と、ＮＯＴゲート３５と
を具備して構成されている。１ビット半加算器３は、外
部から入力データ信号Ｄ１および桁上げ信号Ｃ＋１を入
力とするＮＯＲゲート３１と出力がさらに上位ビット用
の桁上げ信号ＣｏｔとなるＮＡＮＤゲート３２と、ＮＯ
Ｒゲート３１の出力を入力とするＮＯＴゲート３３と、
ＮＡＮＤゲート３２・ＮＯＴゲート３３の出力を入力と
し、加算データ信号子７を外部に出力するＮＡＮＤゲー
ト３４とを備えて構成されている。これら４つのゲート
３１〜３４は、すべて０ＭＯ３論理ゲートである。

１ビット半加算器４も１ビット半加算器３と同一の構成
であり、外部から入力データ信号Ｄ２を、さらに１ビッ
ト半加算器３の桁上げ信号−を入力とするＮＯＴゲート
３５の出力から桁上げ信号ＣＩ□をそれぞれ入力し、桁
上げ信号子：を、さらに加算データ信号子「を、外部に
それぞれ出力する。

１ビット半加算器３争４は、いずれも同様に動作するか
ら、１ビット半加算器３の動作について説明する。

二つの入力する入力データ信号Ｄ１φ桁上げ信号Ｃｉ　
ｌが共に論理値“０″のとき、ＮＯＲゲート３１の出力
が論理値“１”　ＮＯＴゲート３３の出力が論理値“０
”となり、ＮＡＮＤゲート３４の出力すなわち加算デー
タ信号子Ｔは論理値“１゛となる。また、このとき、Ｎ
ＡＮＤゲート３２の出力すなわち桁上げ信号Ｃ６ｊは論
理値“１“となる。

二つの入力のうち、いずれか一方が論理値“１″、他方
が論理値“０”のときは、ＮＯＴゲート３３・ＮＡＮＤ
ゲート３２の出力が共に論理値“１”となるから、加算
データ信号ｙＴは論理値“Ｏ″、桁上げ信号Ｃｏｔは論
理値“１”となる。

二つの入力が共に論理値“１”のときは、ＮＡＮＤゲー
ト３２の出力すなわち桁上げ信号Ｃｏｌが論理値“Ｏ”
となるから、加算データ信号Ｓｔは論理値“１”となる
。

前記の入出力関係は、たしかに１ビット半加算器の入出
力関係となっている。ＣＭＯ５の２人力ＮＯＲゲート・
ＮＡＮＤゲートは、それぞれ４ＦＥＴを要し、同じ＜Ｎ
ＯＴゲートは２ＦＥＴを要する。ｎビットの同様な半加
算回路では、必要ＦＥＴ数は１４個となるから、たとえ
ば１６ビットの従来の半加算回路は２２４ＦＥＴを要す
る。

〔発明が解決しようとする課題〕

この従来の半加算回路では、１ビット当たりの必要なＦ
ＥＴ数が多いので、集積回路上における占宵面積が大き
く高価であり、消費電力が大きいという間圧点があった
。

本発明の目的は、前記欠点を解決し、ＦＥＴ数が少なく
消費電力を低減した半加算回路を提供することにある。

〔課題を解決するための手段〕

本発明の半加算回路の構成は、周期的かつ同時にオン・
オフする第一・第二のスイッチング手段と、互いに同一
導電型である第−嗜第二・第三１第四Φ第五の電界効果
型トランジスタとを備え、前記第一〇第三のトランジス
タの一主極を前記第二争第五のトランジスタの他主極に
、他主極を前記第一・第二のスイッチング手段を介して
電源の第一の端子に、制御端子を共通にして入力桁上げ
信号端子にそれぞれ接続し、前記第二螢第五のトランジ
スタの一主極を共通にして電源の第二の端子に、制御端
子を入力データ信号端子・前記第一のトランジスタの他
主極にそれぞれ接続し、前記第四のトランジスタの一主
極を前記第五のトランジスタの他主極に、他主極を前記
第三のトランジスタの他主極と加算データ信号端子に、
制御端子を前記第二のトランジスタの制御端子にそれぞ
れ接続し、前記第一のトランジスタの他主極を出力桁上
げ信号端子に接続している１ビット半加算器を具備する
ことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の半加算回路を示す回路図で
ある。

第１図において、本実施例は、２ビットの半加算回路構
成であり、下位ビット用の１ビット半加算器１と、上位
ビット用の１ビット半加算器２と、ＮＯＴゲート１１と
を備えて構成されている。ここで、１ビット半加算器１
は、Ｐ形のＦＥＴ）ランジスタＰ１　＠Ｐ２とＮ形のＦ
ＥＴトランジスタＮ１　・Ｎ２・Ｎ３　・Ｎ４・Ｎ５と
を備えて構成されている。ＦＥＴトランジスタＰ１・Ｐ
２の、ゲートは、共通にプリチャージ信号Ｖの端子に、
ソースは共通に電源電圧Ｖ。Ｄの端子にそれぞれ接続さ
れている。ＦＥＴ　トランジスタＮ１　”Ｎ３の、ソー
スはＦＥＴＮ２　・Ｎ、のドレインに、ドレインはＦＥ
ＴトランジスタＰ。

Ｐ２のドレインに、ゲートは共通に入力桁上げ信号ＣＩ
Ｉの端子に、それぞれ接続されている。ＦＥＴトランジ
スタＮ２”Ｎ５の、ソースは共通に電源電圧Ｖおの端子
に、ゲートは入力データ信号り、の端子・ＦＥＴトラン
ジスタＮ□のドレインに、それぞれ接続されている。Ｆ
ＥＴ）ランジスタＮ４の、ソースはＦＥＴ　）ランジス
タＮ５のドレインに、ドレインはＦＥＴｌ−ランジスタ
Ｎ３のドレインと加算データ信号Ｓｔの端子に、ゲート
はＦＥＴトランジスタＮ２のゲートに、それぞれ接続さ
れている。また、ＦＥＴトランジスタＮ１のドレインは
出力桁上げ信号Ｃｏｔの端子に接続されている。

１ビット半加算器２も１ビット半加算器１と同一の構成
であり、入力データＤ２・加算データ信号子「・入力桁
上げ信号ＣＩ２・出力桁上げ信号子＝は、１ビット半加
算器１の入力データ信号Ｄ１・加算データ信号子７・入
力桁上げ信号Ｃｉｌ・出力桁上げ信号Ｃａｌにそれぞれ
対応している。

また、ＮＯＴゲート１１の、入力は出力桁上げ信号「π
の端子に、出力は入力桁上げ信号Ｃ１□の端子に、それ
ぞれ接続されている。１ビット半加算器１・２は、いず
れも同様に動作するから、１ビット半加算器１の動作に
ついて説明する。

第３図は、この１ビット半加算器１の動作を説明するた
めのタイム図である。

プリチャージ信号「は、第３図に示すように、区間ａで
電源電圧Ｖｓｓ（以下、論理値“Ｏ”と略称する）、区
間ｂｅｃ＠ｄｅｅ・・・で電源電圧ＶＯＯ（以下、論理
値“１”と略称する）をとる信号である。

まず、区間ａにおける動作について説明する。

この区間で入力データ信号Ｄ１　・入力桁上げ信号Ｃｉ
　ｌを共に論理値“０″にする。ＦＥＴトランジスタＰ
１　・Ｎ１がオン・オフであるから、出力桁上げ信号で
丁で出力端は論理値“１”の電位にチャージされる。ま
た、ＦＥＴトランジスタＰ２がオンであり、ＦＥＴトラ
ンジスタＮ３・Ｎ４が共にオフであるから、加算データ
信号子「の出力端は論理値“１”の電位にチャージされ
る。このように区間ａは桁上げ信号［＝及び加算データ
信号Ｓ＋の各出力端をプリチャージして、演算サイクル
の初期状態にセットする区間である。ＦＥＴトランジス
タＰ１　・Ｐ２は、このプリチャージ動作を制御するス
イッチとして動作している。

区間すは、入力データＤ□・入力桁上げ信号Ｃ１ｌが共
に論理値″１”である場合の演算区間である。ＦＥＴト
ランジスタＰ□がオフであり、ＦＥＴトランジスタＮ、
・Ｎ２が共にオンであるから、桁上げ信号−＝の出力端
は論理値“０”の電位にチャージされる。また、ＦＥＴ
トランジスタＰ２がオフであり、ＦＥＴトランジスタＮ
５Ｎ４がオンであるが、ＦＥＴトランジスタＮ５がオフ
であるから、加算データ信号Ｓｔの出力端子は論理値“
１”の電位が保持される。

区間Ｃは、入力データ信号Ｄ１・入力桁上げ信号ＣＩ＋
が論理値“１パ０”である場合の演算区間である。ＦＥ
ＴトランジスタＰ１　・Ｎ１が共にオフであるから、桁
上げ信号−＝の出力端は論理値“１”の電位が保持され
る。また、ＦＥＴトランジスタＰ２がオフであり、ＦＥ
ＴトランジスタＮ４・Ｎ６が共にオンであるから、加算
データ信号ｙＴの出力端は、論理値“０”の電位にチャ
ージされる。

区間ｄは、入力データ信号Ｄ１　・入力桁上げ信号Ｃ１
１が論理値“０”１”である場合の演算区間である。Ｆ
ＥＴ　ｌ−ランジスタＰ□　・Ｎ２が共にオフであるか
ら、桁上げ信号Ｃｏｔの出力端は論理値“１”の電位が
保持される。また、ＦＥＴトランジスタＰ２がオフであ
り、ＦＥＴトランジスタＮ３・Ｎ５が共にオンであるか
ら、加算データ信号丁「の出力端は、論理値“Ｏ“の電
位にチャージされる。

区間ｅは、入力データ信号Ｄ　ｌ　　ｍ入力桁上げ信号
Ｃ１□が共に論理値′″０′″である場合の演算区間で
ある。ＦＥＴトランジスタＰ１　φＮ１が共にオフであ
るから、桁上げ信号丁の出力端は論理値“１パの電位が
保持される。また、ＦＥＴトランジスタＰ、−Ｎ、−Ｎ
４が共にオフであるから、加算データ信号丁フの出力端
は論理値“１”の電位が保持される。

第３図に図示するように、区間ｂ＠ｃ＠ｄ・ｅにおける
タイミングＴｂ＠Ｔｃ・ＴｄｌｌＴｅで加算データ信号
ｙＴをサンプリングする。

以上説明したように、１ビット半加算器１は、たしかに
１ビット半加算器としての入出力関係を満足するように
動作する。

１ビット半加算器１は、７個のＦＥＴ）ランジスタから
構成されている。第１図に示す実施例と同様にして、１
６ビットの半加算回路を構成すれば、必要なＦＥＴ数は
１１２個である。

第４図は本発明の他の実施例を示す回路図である。第４
図に示す実施例は、前述した第１図に示す実施例と同様
に、２ビットの半加算回路であるが、１ビット半加算器
１におけるＦＥＴ）ランジスタＰ１　”Ｐ２の代わりに
、他のスイッチ番号ＳＰ、＠ＳＰ２を使用し、また１ビ
ット半加算器２においても同様に他のスイッチ素子を使
用して構成されている。その他の構成は、第１図と同様
である。さらに、スイッチ素子のオン・オフをＦＥＴト
ランジスタのオン・オフに対応させることにより、第３
図のタイム図と同様の動作をするので、動作説明につい
ては省略する。

なお、第１図り第４図において、ＦＥＴトランジスタＮ
１とＮ２の接続位置、またはＦＥＴトランジスタＮ、　
七Ｎ４の接続位置を入替えても動作は変わらない。

〔発明の効果〕

以上説明したように、本発明は、プリチャージ信号を使
ってダイナミック動作をさせることにより、出力レベル
の変化時において電源間に貫通電流を流さず、しかも１
ビット当たりの必要ＦＥＴトランジスタ数が少いので、
消費電力を小さくでき、集積回路上における占有面積を
小さくできる効果を宵する。

【図面の簡単な説明】

第１図は本発明の一実施例の半加算回路を示す回路図、
第２図は従来の半加算回路を示すブロック図、第３図は
第１図における１ビット半加算器の動作を説明するため
のタイム図、第４図は本発明の他の実施例を示す回路図
である。 １．２，３．４・・・１ビット半加算器、１１゜３３．
３５・・・ＮＯＴゲート、Ｐｌ　・Ｐ５．Ｎｌ　〜Ｎ、
・・・ＦＥＴトランジスタ、Ｖ　ｎｏ　＠Ｖ　ｓｓ・・
・電源電圧、Ｐ−・・・プリチャージ信号Ｎ　Ｃ１よ・
Ｃ１□・・・入力桁上げ信号、Ｄ工・Ｄ２・・・入力デ
ータ信号、Ｃ６□・Ｃ（１２・・・出力桁上げ信号、丁
Ｔ−丁１・・・加算データ信号、３１・・・ＮＯＲゲー
ト、３２，３４・・・ＮＡＮＤゲート、ａｌｌｂ・ｃ＠
ｄ＠ｅ・・・区間、ＴｂＴｃ　＠Ｔｄ　＠Ｔａ、、−タ
イミング、ＳＰ、−８Ｐ２・・・スイッチ素子。

Claims (1)

【特許請求の範囲】
1. 周期的かつ同時にオン・オフする第一・第二のスイッチ
   ング手段と、互いに同一導電型である第一・第二・第三
   ・第四・第五の電界効果型トランジスタとを備え、前記
   第一・第三のトランジスタの一主極を前記第二・第五の
   トランジスタの他主極に、他主極を前記第一・第二のス
   イッチング手段を介して電源の第一の端子に、制御端子
   を共通にして入力桁上げ信号端子にそれぞれ接続し、前
   記第二・第五のトランジスタの一主極を共通にして電源
   の第二の端子に、制御端子を入力データ信号端子・前記
   第一のトランジスタの他主極にそれぞれ接続し、前記第
   四のトランジスタの一主極を前記第五のトランジスタの
   他主極に、他主極を前記第三のトランジスタの他主極と
   加算データ信号端子に、制御端子を前記第二のトランジ
   スタの制御端子にそれぞれ接続し、前記第一のトランジ
   スタの他主極を出力桁上げ信号端子に接続している１ビ
   ット半加算器を具備することを特徴とする半加算回路。