JPH04150073A - 接合型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は接合型電界効果トランジスタ（以下、Ｊ−ＦＥ
Ｔと呼ふ）に間し、特に、シングルゲート型の接合型電
界効果トランジスタの構造に関する。

［従来の技術］ 従来のＪ−ＦＥＴは、ｎチャネルＪ−ＦＥＴを例にとる
と、第３図に示すような構造になっている。すなわち、
ｐ＋型半導体基板７の上にエピタキシャル成長で形成し
たｎ型半導体領域２を有し、このｎ型半導体領域２の中
にｎ゛型半導体領域３で、ソースおよびトレインコンタ
クト領域を形成し、ｐ゛型半導体領域５でゲート領域を
形成していた。

そして、ソースおよびドレインコンタクト領域３に、表
面から電極６を設け、ゲート領域５はｐ＋型半導体領域
８を介してｐ＋型半導体基板７に電気的に接続されてい
る。ｐ＋型半導体基板７は裏面から電極をとる構造にな
っている。

従って、Ｊ−ＦＥＴの重要特性であるゲートが０バイア
スである時のトレイン電流Ｉ　ＤＳＳは、表面ゲート領
域であるｐ゛型半導体領域５と裏面ゲート領域であるｐ
°型半導体基板７の間隔すなわちチャネル厚さｄ′の厚
さで決定される。

［発明が解決しようとする課題］ 二の従来のＪ−ＦＥＴては、その構造から上述したよう
にドレイン電流Ｉ　ＤＳＳはチャネル厚さｄ′によって
決定されるが、このチャネル厚さｄ′を所望のドレイン
電流Ｉ　ＤＳＳが得られるようにウエノ・面内の各素子
を均一にコントロールするのは非常に難しいという問題
点がある。

すなわち、チャネル領域となるｎ型半導体領域２をエピ
タキシャル成長で成長させるが、このｎ型半導体領域２
の厚さも（以下、エビ厚と呼ぶ）のウェハ面内でのばら
つき、および表面ゲート領域であるｐ′″半導体領域５
を形成する際の拡散ばらつき（深さ方向のばらつき）の
ため、ウェハ面内の各素子で１０５５特性のばらつきが
大きく発生するという問題点がある。

このため、エビ厚ｔの面内ばらつきを±３％または±５
％に抑制し、拡散ばらつき低減のためゲート領域５の形
成をイオン注入で行ったりするが、チャネル厚さｄ′が
許容範囲内か否かをチエツクするために、第４図に示す
チエツクバタンを素子内に設け、表面ゲート−裏面ゲー
ト間のバンチスルー電圧（以下ＶＰＴと呼ぶ）を管理し
ていた。

すなわち、パンチスルー電圧ＶＰＴとトレイン電流Ｉ　
ＤＳＳとの間には相関があり、この相関に基づきチャネ
ル厚さｄ′を制御していた。

しかしながら、従来のＪ−ＦＥＴは、不純物領域５の厚
さを精密に制御できないので、その構造上、ドレイン電
流ｒ　ＤＳＳのウェハ面内のばらつきを大幅に低減させ
ることはできず、ベレットの特性チエツクでトレイン電
流Ｉ　ＤＳＳの不良が多発する。

このことはウェハ径が大きくなるほど顕著になる。

また、材料であるエピタキシャルウェハはエビ厚のばら
つき規格を±３％〜±５％と厳しく要求しているので単
価が高く、またチャネル厚さｄ′のコントロールに工数
がかかるため製造単価が非常に高くなるという問題点も
あフた。

［課題を解決するための手段］ 本発明の要旨は、−主面に開口する複数の溝が所定間隔
て形成された第１導電型の半導体基板と、上記溝に沿っ
て形成された第２導電型のゲート領域と、上記ゲート領
域間一主面に形成された第１導電型のソースコンタクト
領域と、半導体基板の裏面に設けられたドレイン電極と
を含むことである。

［発明の作用］ 上記構成に係る接合型電界効果トランジスタでは、ゲー
ト領域に印加される電圧により、ゲート領域と基板との
接合がら空乏層が発達し、ソースコンタクト領域とドレ
イン電極間を流れる電流を制御する。ここで、ゲート領
域のバイアスを「０」にしたとき流れるトレイン電流は
溝に沿って形成されたゲート領域の間隔に支配されるが
、この間隔は溝を形成する時の加工精度に支配される。

般に溝の加工精度は不純物の拡散距離の精度より高いの
で、ドレイン電流を正確に設定値にすることができる。

［実施例コ 次に本発明の実施例について図面を参照して説明する。

第１図（ｃ）は本発明のＪ−ＦＥＴの第１実施例を示す
断面図であり、その製造方法を第１図（ａ）〜（ｃ）に
示している。ｎ＋半導体基板１の上にエピタキシャル成
長で１０Ｘ１５μｍ程度のｎ型半導体領域２を形成し、
ｎ型半導体領域にソースのコンタクト領域であるｎ＋型
半導体領域３を１μｍ程度の深さで形成する（第１図（
ａ）参照）。

次にゲート領域を形成する箇所に、δ〜８μｍ程度の溝
を掘り、この溝に沿ってゲート領域であるｐ゛型半導体
領域５を１μｍ程度の深さで形成する。

この後、基板１の表面を酸化膜４て被う（第１図（ｂ）
参照）。

最後にゲート領域５およびソースのコンタクト領域３上
にアルミ電極６を形成し、ゲートおよびソース電極６は
表面に、ドレイン電極１００は表面に設けるぐ第１図（
Ｃ）参照）。なおチャネル厚さｄはゲート領域間の距離
で決定される。このようとこチャネル厚さｄは溝を形成
するためのりソグラフィ技術の精度に支配され、しかも
ゲート領域５は溝の表面のみなので、従来のようにチャ
ネル厚さｄ′のばらつきは生じない。

第２図（ｃ）は本発明のＪ−ＦＥＴの第２実施例を示す
断面図であり、その製造方法を第２図（ａ）〜（Ｃ）に
参照して説明する。

第１実施例との相違点はソースのコンタクト領域である
ｎ＋型半導体領域３を形成する際、それぞれの領域を分
離せずに１つのパターンを形成し、ゲート領域の溝を形
成することでそれぞれのソース領域を分離する点にある
。この方法だとソースのコンタクト領域をソース領域全
面に形成するため、この後のアルミ電極とのコンタクト
窓を形成する際のフォトレジストの合わせ精度は第１実
施例に比べて余裕があるという利点があり、特にチャネ
ル厚ｄを薄くする際には有利となる。その他は第１実施
例と同様なので説明は省略する。

［発明の効果］ 以上説明したように本発明は、チャネル厚ｄが表面から
形成される各ゲート領域の間隔、すなわちリソグラフィ
ーパターンの設計寸法で決定されるため、エビ厚のばら
つきや、拡散ばらつきに影響されない。従って、ウェハ
面内でのドレイン電流Ｉ　ＤＳＳばらつきがほとんど生
じないという効果を有する。またエビ厚ばらつきの特殊
管理や、ゲート領域の深さのコントロールが不要である
ため、比較的安価てウェハを製造できるという効果も有
する。

【図面の簡単な説明】

第１図（ａ）〜（Ｃ）は本発明のＪ−ＦＥＴの第１実施
例の製造工程を示す断面図、第２図（ａ）〜（ｃ）は本
発明のＪ−ＦＥＴの第２実施例の製造工程を示す断面図
、第３図は従来のＪ−ＦＥＴの断面図、第４図は従来の
Ｊ−ＦＥＴのチップ内に挿入して、拡散層の深さをコン
トロールするためのチエツクパターンを示す断面図であ
る。 １・・・・・・・・・ｎ＋型半導体基板、２・・・・・
・・・・ｎ型半導体領域、・ｎ゛型半導体領域 （ソースコンタクト領域）、 ４　争 ・酸化膜、 ・ｐ゛型半導体領域 （ゲート領域）、 ７　・ ・・・・・・アルミ電極、 ・・・・・・ｐ＋型半導体基板、 ・・・・・・ｐ“型半導体領域。

Claims (1)

【特許請求の範囲】
1. 一主面に開口する複数の溝が所定間隔で形成された第１
   導電型の半導体基板と、上記溝に沿って形成された第２
   導電型のゲート領域と、上記ゲート領域間一主面に形成
   された第１導電型のソースコンタクト領域と、半導体基
   板の裏面に設けられたドレイン電極とを含む接合型電界
   効果トランジスタ。