JPH04154196A - 厚膜と薄膜の多層基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【概要１ 電子機器において、厚膜配線層と薄膜配線層とを積層し
てなる厚膜と薄膜の多層基板に関し、遅延時間を遅くす
ることなく配線基板の多層化を可能とする厚膜と薄膜の
多層基板の提供を目的とし、 厚膜配線層と薄膜配線層とを接続層を介して積層してな
る多層基板において、 前記接続層を上部接続層と下部接続層の少なくとも二層
以上の薄膜より形成するとともに、前記上部接続層に設
けられるビアホールと、前記下部接続層に設けられるビ
アホールとを、互いに重なり合わないように配置してな
ることを特徴とする。 【産業上の利用分野】 本発明は、電子機器の配線基板において、厚膜配線層と
薄膜配線層とを積層してなる厚膜と薄膜の多層基板に関
するものである。 電子機器の配線基板においては、高密度化を図るために
配線層を多層に積層した多層基板が用いられている。ま
た、配線基板を構成する絶縁層としては、高速化を図る
ために誘電率の小さいポリイミド等のＦｉｆＪｔ１層を
用いて遅延時間が速くなるようにしている。また、ポリ
イミド薄膜層を絶縁層とする薄膜配線層は、平坦化処理
が難しく、多層化に限界があることから、平坦度の高い
成形加工が可能なセラミ、クス絶縁層を用いた厚膜配線
層上に薄膜配線層を積層することにより多層基板を形成
している。 しかしながら、セラミックス絶縁層よりなる厚膜配線層
はｇ電率が高く、しかも薄膜配線層との積層において両
層間の接続のために設けられる多数のビアホールによっ
て薄膜配線層に影響を与え遅延時間を遅くしている。 このような状況において、薄膜配線層が厚膜配線層の影
響を受けることなく、高速化を図ることができる厚膜と
薄膜の多層基板が求められている。

【従来の技術】

従来、厚膜と薄膜の多層基板は、第３図に示すように、
セラミックス絶縁層１０１からなる厚膜配線層ＩＯ上に
、ポリイミド絶縁層２０１からなる薄膜配線層２０を多
層に積層して形成されている。 そして、厚膜配線層１０と薄膜配線層２０との接続を行
うため、その接続面に一層の薄膜層３０１よりなる接続
層３０を介在している。また、各配線層には、ＧＮＤ層
４０が形成されるとともに各配線層１０．２０および接
続層３０間の接続のため、それら各配線層１０．２０お
よび接続層３０を貫通するビアホール５０がグリッド状
に配置されている。

【発明が解決しようとする課題】

しかし、従来のような一層の接続層３０による厚膜と薄
膜の多層基板では、グリッド状に配置されたビアホール
５０が、接続層３０を貫通して厚膜配線層１０とＴＲＩ
膜配膜層線層２０連通させているため、薄膜配線層２０
内にビアホール５０を介して厚膜配線層１０が露出する
。従って、その露出部において薄膜配線層２０が厚膜配
線層１０の誘電率の影響を受け、多層基板全体としての
遅延時間が遅くなるという欠点があった。 本発明は、以上の欠点を解消すべくなされたものであっ
て、多層に積層して高密度化が可能であり、かつ遅延時
間が速い厚膜と薄膜の多層基板の擢供を目的とするもの
である。

【課題を解決するための手段】

本発明を実施例に対応する第１図および第２図に基づい
て説明すると、積層される複数の厚膜配線層１と薄膜配
線層２との間には、少なくとも上部接続層３１と下部接
続層３２の二層以上の薄膜層３５よりなる接続層３を介
在して形成されている。そして、前記上部接続層３１と
下部接続層３２には、それぞれ接続用のビアホール３３
．３４が設けられるとともに、上部接続層３１のビアホ
ール３３と下部接続層３２のビアホール３４とは、その
積層状態において互いに重なり合わないように配置をず
らして形成される。

【作用】

上記構成に基づき、本発明においては、接続層３が上部
接続層３１と下部接続層３２とより形成されるとともに
、上下部接続層３１．３２にそれぞれ形成されるビアホ
ール３３．３４が互いに上下に重なり合わないように配
置されているため、厚膜配線層１と薄膜配線層２とは、
ビアホール３３．３４によって連通されることなく接続
層３のＦ［！３５によって仕切られた状態で接続されて
いる。従って、薄膜配線層２内に厚膜配線層１が露出す
ることがなく、薄膜配線層２は厚膜配ｍ層１の影響を受
けることなく遅延時間を速くすることができる。

【実施例１ 以下、本発明の望ましい実施例を添付図面に基づいて説
明する。 第１図に示すように、多層基板Ａは複数の厚膜配線層１
と薄膜配線層２、および厚膜配線層１と薄膜配線層２と
の接続面に介在される接続層３とより構成されている。 厚膜配線Ｎ１ば、平坦度の高い成形加工が可能なセラミ
ンクス絶縁層等よりなる厚膜１１に配線パターンＩ２を
形成するとともに、下面にはＧＮＤ層４を積層して形成
されている。そして、厚膜層１１内には他の配線層との
接続部位において接続用のビアホール１３が形成されて
いる。 薄膜配線層２は、誘電率の小さなポリイミド絶縁層等よ
りなる薄膜２１に配線パターン２２を形成するとともに
、下面にはＧＮＤ層４を積層して形成されている。そし
て、厚膜配線層１と同様に、他の配線層との接続部位に
は接続用のビアホール２３が形成されている。 接続層３ば、薄膜接続層２と同様に、ポリイミド絶縁層
等の薄膜３５よりなる二つの層、すなわち上部接続層３
１と下部接続層３２とより形成され、上部接続層３１は
前記薄膜配線層２の下面に、下部接続層３２ば前記厚膜
配線層１の上面に、それぞれＧＮＤ層４を介して積層さ
れている。 そして接続層３には、第２図に示すように、上下部接続
層３１．３２のそれぞれに平面視においてグリッド状に
複数のビアホール３３．３４が設けられており、その配
置は上下部接続層３Ｘ、３２のビアホール３３．３４が
積層状態において互いに重なり合わないよう↓こ、ＸＹ
方向にそれぞれ１／２グリツドずつずらした状態で配置
されている。 従って、平面視Ｓこおいて上部接続層３１のビアホール
３３から厚膜配線層ｌの厚膜１１が露出することばなく
、下部接続層３２の薄膜層３５によってビアホール３３
．３４の開口は遮られることになる。また、互いにずら
して配置された上下部接続層３１．３２のビアホール３
３．３４は、薄膜３５内に形成された接続パターン３６
によって接続されており、厚膜配線層１と薄膜配線層２
との接続が保たれている。 なお、上記実施例においては、接続層３を上下部接続層
３１．３２の二層により形成した例について説明したが
、三層以上で形成しても良い。 【発明の効果】 以上の説明から明らかなように、本発明による厚膜と薄
膜の多層基板によれば、厚膜配線層に薄膜配線層を積層
することにより、平坦度を高めて多層化を可能にすると
ともに、誘電率の高い厚膜の影響を受けることなく薄膜
配線層を積層することができるため、高密度でかつ遅延
時間の速い多層基板を提供することが出来る。

【図面の簡単な説明】

第１図は本発明の実施例を示す断面図、第２図は接ａ層
を示す平面図、 第３図は従来例を示す断面図である。 図において、 １ば厚膜配線層、 ２は薄膜配線層、 ３ば接続層、 ３１は上部接続層、 ３２ば下部接続層、 ３３．３４はビアホールである。

Claims (1)

1. 【特許請求の範囲】 　厚膜配線層（１）と薄膜配線層（２）とを接続層（３
   ）を介して積層してなる多層基板（Ａ）において、 前記接続層（３）を上部接続層（３１）と下部接続層（
   ３２）の少なくとも二層以上の薄膜（３５）より形成す
   るとともに、前記上部接続層（３１）に設けられるビア
   ホール（３３）と、前記下部接続層（３２）に設けられ
   るビアホール（３４）とを、互いに重なり合わないよう
   に配置してなることを特徴とする厚膜と薄膜の多層基板
   。