JPH03151656A - 半導体素子実装用基板 - Google Patents
半導体素子実装用基板Info
- Publication number
- JPH03151656A JPH03151656A JP1291892A JP29189289A JPH03151656A JP H03151656 A JPH03151656 A JP H03151656A JP 1291892 A JP1291892 A JP 1291892A JP 29189289 A JP29189289 A JP 29189289A JP H03151656 A JPH03151656 A JP H03151656A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- element mounting
- mounting pad
- substrate
- insulating layer
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
導体層と絶縁層とからなる多層構造の半導体素子実装用
基板の改良に関し、 絶縁層の形状の変更により、導体層と半導体素子搭載パ
ッドとの短絡障害の発生を防止することが可能となる半
導体素子実装用基板の提供を目的とし、 基板上に半導体素子搭載パッドを備え、該半導体素子搭
載パッドを中心として配設された多層の導体層と絶縁層
とからなる半導体素子実装用基板であって、前記半導体
素子搭載パッドに対向する前記絶縁層の端面の位置をず
らせて形成し、前記絶縁層相互間に段差を設けるよう構
成する。
基板の改良に関し、 絶縁層の形状の変更により、導体層と半導体素子搭載パ
ッドとの短絡障害の発生を防止することが可能となる半
導体素子実装用基板の提供を目的とし、 基板上に半導体素子搭載パッドを備え、該半導体素子搭
載パッドを中心として配設された多層の導体層と絶縁層
とからなる半導体素子実装用基板であって、前記半導体
素子搭載パッドに対向する前記絶縁層の端面の位置をず
らせて形成し、前記絶縁層相互間に段差を設けるよう構
成する。
本発明は、導体層と絶縁層とからなる多層構造の半導体
素子実装用基板の改良に関するものである。
素子実装用基板の改良に関するものである。
従来の半導体素子実装用基板においては多層構造の絶縁
層は相互間には段差を設けない、端面が一致する形状を
有しており、導体層の形成工程においてこの構造に起因
する短絡障害が発生している。
層は相互間には段差を設けない、端面が一致する形状を
有しており、導体層の形成工程においてこの構造に起因
する短絡障害が発生している。
以上のような状況から製造工程における導体層間の短絡
障害の発生を防止することが可能な半導体素子実装用基
板が要望されている。
障害の発生を防止することが可能な半導体素子実装用基
板が要望されている。
従来の４個の半導体素子を搭載する半導体素子実装用基
板について第４図、第５図により詳細に説明する。
板について第４図、第５図により詳細に説明する。
第４図は従来の半導体素子実装用基板の平面図であり、
第５図は第４図のＢ−Ｂ断面の中心より右部を示す図で
ある。
第５図は第４図のＢ−Ｂ断面の中心より右部を示す図で
ある。
第５図に示すように、基板１１の所定の位置には半導体
素子搭載パッド１６ａが形成されており、この表面に半
導体素子６が固着されており、これを取り囲むように導
体層１２ａ＋ １２ｂ＋ １２ｃと絶縁層１３ａ。
素子搭載パッド１６ａが形成されており、この表面に半
導体素子６が固着されており、これを取り囲むように導
体層１２ａ＋ １２ｂ＋ １２ｃと絶縁層１３ａ。
１３ｂ、 １３ｃとが交互に積層して形成されている。
導体層間には絶縁層を貫通する接続ビア１４ａ、 １４
ｂ、 １４ｃが設けられて導体層間を接続しており、絶
縁層１３ｃの表面には接続ビア１４ｃと接続する部品パ
ッド１５が設けられている。
ｂ、 １４ｃが設けられて導体層間を接続しており、絶
縁層１３ｃの表面には接続ビア１４ｃと接続する部品パ
ッド１５が設けられている。
絶縁層１３ａ、 １３ｂ、 １３ｃの半導体素子搭載パ
ッド１６ａと対向している端面ば図に示すように同一位
置に形成されているので、第４図の平面図においてはこ
の端面ば半導体素子搭載パッド１６ａを取り囲む四角形
を形成している。
ッド１６ａと対向している端面ば図に示すように同一位
置に形成されているので、第４図の平面図においてはこ
の端面ば半導体素子搭載パッド１６ａを取り囲む四角形
を形成している。
このような半導体素子実装用基板の製造を行うにはまず
フォトリソグラフィー技術を用いて基板１１の表面に半
導体素子搭載パッドｉ６ａ及び導体層１２ａを形成する
。
フォトリソグラフィー技術を用いて基板１１の表面に半
導体素子搭載パッドｉ６ａ及び導体層１２ａを形成する
。
ついで全面に絶縁層１３ａの材料となる膜Ｊｌ！、１３
〜２５μｍのポリイミド等の薄膜を塗布形成し、フォト
リソグラフィー技術を用いて接続ビア１４ａを形成する
孔と所要絶縁部を形成し、めっきを行ってこの孔の中の
導体層１２ａの表面に金属膜を成長させて接続ビア１４
ａを形成する。
〜２５μｍのポリイミド等の薄膜を塗布形成し、フォト
リソグラフィー技術を用いて接続ビア１４ａを形成する
孔と所要絶縁部を形成し、めっきを行ってこの孔の中の
導体層１２ａの表面に金属膜を成長させて接続ビア１４
ａを形成する。
その後全面にレジスト膜を形成し、フォトリソグラフィ
ー技術を用いて導体層１２ｂを形成する部分のレジスト
膜を除去し、めっきを行ってこの部分の絶縁層１３ａの
表面に金属膜を成長させて導体層１２ｂを形成し、レジ
スト膜を除去する。
ー技術を用いて導体層１２ｂを形成する部分のレジスト
膜を除去し、めっきを行ってこの部分の絶縁層１３ａの
表面に金属膜を成長させて導体層１２ｂを形成し、レジ
スト膜を除去する。
この後、これらの工程を繰り返して順次接続ビア１４ｂ
、絶縁層１３ｂ、導体層１２ｃを形成し、更に接続ビア
１４ｃ、絶縁層１３Ｃ１部品パッド１５を形成してゆき
、半導体素子実装用基板の製造が完了する。
、絶縁層１３ｂ、導体層１２ｃを形成し、更に接続ビア
１４ｃ、絶縁層１３Ｃ１部品パッド１５を形成してゆき
、半導体素子実装用基板の製造が完了する。
以上説明した従来の半導体素子実装用基板においては、
導体層と絶縁層を順次積層して形成してゆくのに伴い、
基板の表面と導体層或いは絶縁層の表面との段差が増加
すると、全面にレジスト膜を塗布した場合には第６図（
ａｌに示すような導体層の端面と基板の表面とで囲まれ
る部分にレジストが充分に回り込まなくなり、ここに空
隙１８ａが生じるようになる。
導体層と絶縁層を順次積層して形成してゆくのに伴い、
基板の表面と導体層或いは絶縁層の表面との段差が増加
すると、全面にレジスト膜を塗布した場合には第６図（
ａｌに示すような導体層の端面と基板の表面とで囲まれ
る部分にレジストが充分に回り込まなくなり、ここに空
隙１８ａが生じるようになる。
このような状態でレジストを硬化させるために加熱する
と、第６図ｆｂ）に示すように、上記の空隙の中の空気
が熱膨張し、このためレジスト膜１・８に亀裂が生じ、
絶縁層の表面に導体層、接続ビア或いは部品パッドをめ
っきにより形成する際に、この亀裂を通してめっきが行
われ、図示するように半導体素子搭載パッド１６ａと導
体層１２ａとが短絡する障害が発生ず葛という問題点が
あった。
と、第６図ｆｂ）に示すように、上記の空隙の中の空気
が熱膨張し、このためレジスト膜１・８に亀裂が生じ、
絶縁層の表面に導体層、接続ビア或いは部品パッドをめ
っきにより形成する際に、この亀裂を通してめっきが行
われ、図示するように半導体素子搭載パッド１６ａと導
体層１２ａとが短絡する障害が発生ず葛という問題点が
あった。
本発明は簡単且つ容易に行うことができる絶縁層の形状
の変更により、導体層と半導体素子搭載パッドとの短絡
障害の発生を防止することが可能となる半導体素子実装
用基板の提供を目的としたものである。
の変更により、導体層と半導体素子搭載パッドとの短絡
障害の発生を防止することが可能となる半導体素子実装
用基板の提供を目的としたものである。
本発明の半導体素子実装用基板は、基板上に半導体素子
搭載パッドを備え、この半導体素子搭載パッドを中心と
して配設された多層の導体層と絶縁層とからなる半導体
素子実装用基板であって、この半導体素子搭載パッドに
対向するこの絶縁層の端面の位置をずらせて形成し、こ
の絶縁層相互間に段差を設けるよう構成する。
搭載パッドを備え、この半導体素子搭載パッドを中心と
して配設された多層の導体層と絶縁層とからなる半導体
素子実装用基板であって、この半導体素子搭載パッドに
対向するこの絶縁層の端面の位置をずらせて形成し、こ
の絶縁層相互間に段差を設けるよう構成する。
即ち本発明においては、基板上に半導体素子搭載パッド
を設け、この半導体素子搭載パッドを中心として多層の
導体層と絶縁層とを交互に積層して配設し、この半導体
素子搭載パッドに対向するこの絶縁層の端面の位置をず
らせて形成してこの絶縁層相互間に段差を設けるから、
レジスト膜を塗布した場合にレジスｊ・膜と、絶縁層の
端面と、基板の表面或いは直く下の絶縁層の表面とによ
り囲まれる空間がどの絶縁層の場合においてもほぼ同し
で小さくなるので、レシス１−を塗布した場合にレジス
トが充分にこの空間に回り込むので空隙が発生し難くな
り、レジスト膜硬化のための加熱時においても、この空
隙の空気の熱膨張によってレジスト膜に亀裂が生じなく
なり、めっき処理時においても半導体素子搭載パッドと
導体層との間に短絡障害が発生ずることを防止すること
が可能となる。
を設け、この半導体素子搭載パッドを中心として多層の
導体層と絶縁層とを交互に積層して配設し、この半導体
素子搭載パッドに対向するこの絶縁層の端面の位置をず
らせて形成してこの絶縁層相互間に段差を設けるから、
レジスト膜を塗布した場合にレジスｊ・膜と、絶縁層の
端面と、基板の表面或いは直く下の絶縁層の表面とによ
り囲まれる空間がどの絶縁層の場合においてもほぼ同し
で小さくなるので、レシス１−を塗布した場合にレジス
トが充分にこの空間に回り込むので空隙が発生し難くな
り、レジスト膜硬化のための加熱時においても、この空
隙の空気の熱膨張によってレジスト膜に亀裂が生じなく
なり、めっき処理時においても半導体素子搭載パッドと
導体層との間に短絡障害が発生ずることを防止すること
が可能となる。
以下４個の半導体素子を搭載する本発明の一実施例につ
いて第１図〜第３図により詳細に説明する。
いて第１図〜第３図により詳細に説明する。
第１図は本発明の半導体素子実装用基板の平面図であり
、第２図は第１図のＡ−Ａ断面の中心より布部を示す図
である。
、第２図は第１図のＡ−Ａ断面の中心より布部を示す図
である。
第２図に示すように、基板１の所定の位置には半導体素
子搭載パッド６ａが形成されており、この表面に半導体
素子６が固着されており、これを取り囲むように導体層
２ａ、２ｂ、２Ｃと絶縁層３ａ、３ｂ、３ｃとが交互に
積層して形成されている。
子搭載パッド６ａが形成されており、この表面に半導体
素子６が固着されており、これを取り囲むように導体層
２ａ、２ｂ、２Ｃと絶縁層３ａ、３ｂ、３ｃとが交互に
積層して形成されている。
導体層間には絶縁層を貫通する接続ビア４ａ、４ｂ４ｃ
が設けられ、導体層間を接続しており、絶縁層３ｃの表
面には接続ビア４ｃと接続する部品パッド５が設けられ
ている。
が設けられ、導体層間を接続しており、絶縁層３ｃの表
面には接続ビア４ｃと接続する部品パッド５が設けられ
ている。
絶縁層３ａ、３ｂ、３ｃの半導体素子搭載パッド６ａと
対向している端面ば図に示すように上層にゆくに従って
半導体素子搭載パッド６ａからの距離が遠くなるように
形成されているので、第２図の平面図においてはこの端
面ば半導体素子搭載パッド６ａを取り囲む各種の四角形
を形成している。
対向している端面ば図に示すように上層にゆくに従って
半導体素子搭載パッド６ａからの距離が遠くなるように
形成されているので、第２図の平面図においてはこの端
面ば半導体素子搭載パッド６ａを取り囲む各種の四角形
を形成している。
このような半導体素子実装用基板の製造を行うにはまず
第３図（ａｌに示すように、基板１の全表面に半導体素
子搭載パッド６ａ及び導体層２ａの材料となる銅、アル
ミニウム或いは金の薄膜２を蒸着法により形成し、この
１ｌｌｕ２の全表面にレジスト膜７を形成する。
第３図（ａｌに示すように、基板１の全表面に半導体素
子搭載パッド６ａ及び導体層２ａの材料となる銅、アル
ミニウム或いは金の薄膜２を蒸着法により形成し、この
１ｌｌｕ２の全表面にレジスト膜７を形成する。
つぎにフォトリソグラフィー技術を用いてレジスト膜７
をパターニングし、不要なこれらの金属の薄膜をエツチ
ングにより除去した後、このレジスト膜７を除去して第
３図（ｂｌに示すように半導体素子搭載パッド６ａ及び
導体層２ａを形成する。
をパターニングし、不要なこれらの金属の薄膜をエツチ
ングにより除去した後、このレジスト膜７を除去して第
３図（ｂｌに示すように半導体素子搭載パッド６ａ及び
導体層２ａを形成する。
ついで第３図（Ｃ１に示すように、全面に絶縁層３ａの
材料となる膜厚１３〜２５μｍのポリイミド等の薄膜を
塗布形成し、フォトリソグラフィー技術を用いて接続ビ
ア４ａを形成する孔と所要絶縁部を形成し、めっきを行
ってこの孔の底部の導体層２ａの表面に金属膜を成長さ
せて接続ビア４ａを形成する。
材料となる膜厚１３〜２５μｍのポリイミド等の薄膜を
塗布形成し、フォトリソグラフィー技術を用いて接続ビ
ア４ａを形成する孔と所要絶縁部を形成し、めっきを行
ってこの孔の底部の導体層２ａの表面に金属膜を成長さ
せて接続ビア４ａを形成する。
その後第３図（ｄｌに示すように、全面にレジスト膜８
を形成し、フォトリソグラフィー技術を用いて導体層２
ｂを形成する部分をパターニングし、導体層２ｂを形成
する部分のレジスト膜８を除去し、めっきを行ってこの
部分の絶縁層３ａの表面に金属膜を成長させて導体層２
ｂを形成し、レジスト膜８を除去する。
を形成し、フォトリソグラフィー技術を用いて導体層２
ｂを形成する部分をパターニングし、導体層２ｂを形成
する部分のレジスト膜８を除去し、めっきを行ってこの
部分の絶縁層３ａの表面に金属膜を成長させて導体層２
ｂを形成し、レジスト膜８を除去する。
この後、第３図（ｃ＋〜第３図（ｄｌの工程を繰り返し
て順次接続ビア４ｂ、絶縁層３ｂ、導体層２ｃを形成し
、更に接続ビア４ｃ、絶縁層３ｃ、部品バッド５を形成
してゆき、半導体素子実装用基板の製造が完了する。
て順次接続ビア４ｂ、絶縁層３ｂ、導体層２ｃを形成し
、更に接続ビア４ｃ、絶縁層３ｃ、部品バッド５を形成
してゆき、半導体素子実装用基板の製造が完了する。
本発明においては、第２図に示すように上記の絶縁層３
ｂの端面を絶縁層３ａの端面よりも半導体素子搭載パッ
ド６ａからの距離を遠くして形成し、更に絶縁層３ｃの
端面を絶縁層３ｂの端面よりも半導体素子搭載パッド６
ａからの距離を遠くして形成して絶縁層相互の間に段差
を設けている。
ｂの端面を絶縁層３ａの端面よりも半導体素子搭載パッ
ド６ａからの距離を遠くして形成し、更に絶縁層３ｃの
端面を絶縁層３ｂの端面よりも半導体素子搭載パッド６
ａからの距離を遠くして形成して絶縁層相互の間に段差
を設けている。
このように絶縁層相互の間に段差を設けると、レジスト
を塗布した場合にレジスト膜と、絶縁層の端面と、基板
の表面或いは直ぐ下の絶縁層の表面とにより囲まれる空
間がどの絶縁層の場合においてもほぼ同じで小さくなる
ので、レジストを塗布した場合にレジストが充分にこの
空間に回り込むので空隙が発生し難くなり、レジスト硬
化のための加熱時においても、この空隙の空気の熱膨張
０ によってレジスト膜に亀裂が生じなくなり、めっき処理
時においても半導体素子搭載パッドと導体層との間に短
絡障害が発生することを防止することが可能となる。
を塗布した場合にレジスト膜と、絶縁層の端面と、基板
の表面或いは直ぐ下の絶縁層の表面とにより囲まれる空
間がどの絶縁層の場合においてもほぼ同じで小さくなる
ので、レジストを塗布した場合にレジストが充分にこの
空間に回り込むので空隙が発生し難くなり、レジスト硬
化のための加熱時においても、この空隙の空気の熱膨張
０ によってレジスト膜に亀裂が生じなくなり、めっき処理
時においても半導体素子搭載パッドと導体層との間に短
絡障害が発生することを防止することが可能となる。
以上の説明から明らかなように本発明によれば、半導体
素子搭載パッドに対向する絶縁層の端面の位置をずらせ
て形成し、絶縁層相互の間に段差を設けた極めて簡単な
絶縁層の形状の変更により、半導体素子搭載パッドと導
体層との短絡障害を防止することが可能となる利点があ
り、著しい信顛性向上の効果が期待できる半導体素子実
装用基板の提供が可能である。
素子搭載パッドに対向する絶縁層の端面の位置をずらせ
て形成し、絶縁層相互の間に段差を設けた極めて簡単な
絶縁層の形状の変更により、半導体素子搭載パッドと導
体層との短絡障害を防止することが可能となる利点があ
り、著しい信顛性向上の効果が期待できる半導体素子実
装用基板の提供が可能である。
第４図は従来の半導体素子実装用基板の平面図、第５図
は第４図のＢ−Ｂ断面図、 第６図は従来の半導体素子実装用基板における問題点を
示す側断面図、 である。
は第４図のＢ−Ｂ断面図、 第６図は従来の半導体素子実装用基板における問題点を
示す側断面図、 である。
図において、
■は基板、 ２は薄膜、 ２ａは導体層、２ｂ
は導体層、 ２ｃは導体層、 ３ａは絶縁層、３ｂは絶
縁層、 ３ｃは絶縁層、 ４ａは接続ビア、４ｂは接続
ビア、４ｃは接続ビア、 ５は部品パッド、 ６は半導体素子、６ａは半導体
素子搭載パッド、 ７はレジスト膜、 ８はレジスト膜、を示す。
は導体層、 ２ｃは導体層、 ３ａは絶縁層、３ｂは絶
縁層、 ３ｃは絶縁層、 ４ａは接続ビア、４ｂは接続
ビア、４ｃは接続ビア、 ５は部品パッド、 ６は半導体素子、６ａは半導体
素子搭載パッド、 ７はレジスト膜、 ８はレジスト膜、を示す。
第１図は本発明による一実施例の平面図、第２図は第１
図のＡ−Ａ断面図、 第３図は本発明の半導体素子実装用基板の製造を工程順
に示す側断面図、
図のＡ−Ａ断面図、 第３図は本発明の半導体素子実装用基板の製造を工程順
に示す側断面図、
Claims (1)
- 【特許請求の範囲】 基板（１）上に半導体素子搭載パッド（６ａ）を備え
、該半導体素子搭載パッド（６ａ）を中心として配設さ
れた多層の導体層と絶縁層とからなる半導体素子実装用
基板であって、 前記半導体素子搭載パッド（６ａ）に対向する前記絶縁
層の端面の位置をずらせて形成し、前記絶縁層相互間に
段差を設けたことを特徴とする半導体素子実装用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291892A JPH0787225B2 (ja) | 1989-11-08 | 1989-11-08 | 半導体素子実装用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291892A JPH0787225B2 (ja) | 1989-11-08 | 1989-11-08 | 半導体素子実装用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03151656A true JPH03151656A (ja) | 1991-06-27 |
| JPH0787225B2 JPH0787225B2 (ja) | 1995-09-20 |
Family
ID=17774804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1291892A Expired - Fee Related JPH0787225B2 (ja) | 1989-11-08 | 1989-11-08 | 半導体素子実装用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787225B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5111500B2 (ja) * | 2007-05-14 | 2013-01-09 | イビデン株式会社 | 配線基板 |
| JP5111499B2 (ja) * | 2007-05-14 | 2013-01-09 | イビデン株式会社 | 配線基板 |
| JP5147843B2 (ja) * | 2007-07-13 | 2013-02-20 | イビデン株式会社 | 配線基板 |
| US8648263B2 (en) | 2007-05-17 | 2014-02-11 | Ibiden Co., Ltd. | Wiring board and method of manufacturing wiring board |
| US8669480B2 (en) | 2007-05-17 | 2014-03-11 | Ibiden Co., Ltd. | Wiring board and method of manufacturing wiring board |
| JP2023137137A (ja) * | 2022-03-17 | 2023-09-29 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868952A (ja) * | 1981-10-20 | 1983-04-25 | Citizen Watch Co Ltd | 配線接続用電極端子 |
| JPS63261862A (ja) * | 1987-04-20 | 1988-10-28 | Sumitomo Electric Ind Ltd | 半導体装置 |
-
1989
- 1989-11-08 JP JP1291892A patent/JPH0787225B2/ja not_active Expired - Fee Related
Patent Citations (2)
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| JP5111499B2 (ja) * | 2007-05-14 | 2013-01-09 | イビデン株式会社 | 配線基板 |
| US8648263B2 (en) | 2007-05-17 | 2014-02-11 | Ibiden Co., Ltd. | Wiring board and method of manufacturing wiring board |
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| JP2023137137A (ja) * | 2022-03-17 | 2023-09-29 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787225B2 (ja) | 1995-09-20 |
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