JPS6148221A - 遅延デ−タ発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はメモリヲ用い九遅延データ発生装置に関する。

（従来技術） 従来、この種の遅延データ発生装置において。

順次データを出力し一定時間経過後に再びそのデータが
必要となるような場合に、データ遅延用のメモ＋７　’
に装置内部に設けておき、データを出力すると同時に逐
次メモリへも該データを格納し、一定時間経過後にその
データを読み出して出力する方法が取られている。

ここで装置のクロ、り周期ｔＴ、データのビ。

ト数金Ｂ、必要な遅延時間１ｎｘＴとすると、データ遅
延用メモリに必要な容量はＢｘｎで表わされる。

したがって、データのビット数あるいは遅延時間を増加
させるにつれ、メモリ容量は著しく増大してしまうとい
う欠点がある。

（発明の目的） 本発明の目的は、データを第１のメモリに格納しておき
、与えられるデータ番号をアドレスとしてデータを読み
出し出力する一方、そのデータ番号を運次第２のメモリ
へ格納し、一定時間経過後再び取り出し第３のメモリへ
アドレスとして与え。

第３のメモリは与えられたデータ番号によりデータを読
み出し出力するこりにエフ、少ないイモリ容量の遅延デ
ータ発生装置を提供することにある。

（発明の構成） 本発明の装置は、与えられるデータ番号に工〕、あらカ
ーじめ格納されたデータを出力する第１のメモリと、前
記データ番号を逐次記憶し一定時間経過後出力する第２
のメモリと、前記第２のメモリから出力されたデータ番
号によりあらかじめ格納されたデータを出力する第３の
メモリとを含んで構成される。　　　　゛ （実施例） 次に本発明の実施例について図面を参照して詳細に説明
する。

第１図は本発明の一実施例を示すブロック図である。第
１図の遅延データ発生装置は、データ番号を与える制御
回路１と、与えられるデータ番号によりデータを出力す
る第１のメモリ２および第３のメモリ４と、データ番号
全遅延させる目的で使用し同時に読み書きできる第２の
メモリ３と。

第２のメモリ３に書き込みアドレスを与えるカウンタ５
と、遅延時間を指示するレジスタ６と、カウンタ５及び
レジスタ６の値から読出しアドレスを求め第２のメモリ
３に与える減算器７とから構成されている。尚、この遅
延データ発生装置は周期Ｔのクロックに同期して動作す
るものとする。

制御回路１により所要のデータを出力するためのデータ
番号が第１のメモリ２及び第２のメモリ３に与えられる
。第１のメモリ２はこのデータ番号をアドレスとして読
み出し動作を行い、読み出されたデータを端子１０よシ
出力する。一方、第２のメモリ３はこのデータ番号全書
込データとして受ケ取り、カウンタ５によりクロ、り周
期Ｔごとに１増加する書込アドレスに記憶する。ここで
データ遅延に必要な時間をｎＸＴとすると、レジスタ６
にはあらかじめｎ＝ｉ保持させておく。減算器７はカウ
ンタ５の値からレジスタ６の値を減じた値をメモリ３に
読出しアドレスとして与える。

したがってメモリ３はカウンタ５によって与えられた書
込アドレスと同一のアドレス′Ｉ！″ｎｘＴ時間後に読
出し゛アドレスとして与えら・れることになり。

結果として制御回路１よ〕与えられたデータ番号１！−
ｎｘ’ｒ時間後に第３のメモ・す４に与えることになる
。第３のメモリ４は第１のメモリ２と同様にデータ番号
をアドレスとしてデータ全貌み出し。

端子１１よ〕出力する。

以上の動作により、この遅延データ発生装置では端子１
０より出力されたデータと同一のデータが、端子１１よ
シ所定の遅延時間経過した後出力される。

ここで本実施例でデータ遅延のために必要なメモリ容量
は、データのピット数音Ｂ、遅延時間全ｎｘＴ、データ
の数をＮ、　（＃ｏｇＮ＋　ｌｏｇ２）より大きいかあ
るいは等しい最小の整数である第２のメモリ３のビット
幅をｂとすると（ＢｘＮ＋ｎｘｂ）で表わされる。従来
の場合は前記のようにＢＸｎで表わされるので、Ｂおよ
びｎが大きくなるほど。

あるいはデータの数Ｎが小さくなるほど１本発明の有効
性が顕著となる。

一例としてデータのビット数が１４４ビツト。

遅延時間が６４Ｔ以下、必要なデータ数が１６ワードを
考えると、従来の場合データ遅延のために１４４Ｘ６４
＝９２１６　　ビットのメモリが必要となるが１本実施
例ではｂは４であるから、１４４ｘ１６＋４Ｘ６４＝２
５６０　ビットのメモリでよい。

尚１本実施例において第１のメモリ２と第３のメモリ４
に格納するデータは必ずしも同一である必要はなく、第
３のメモリ４に第１のメモリ２と一異なるデータを格納
しておき、端子１０からあるデータを出力し、一定時間
経過後、対応する別のデータを端子１１よｐ出力するこ
ともできる。

本実施例の第２メモリ３を遅延時間のＴのＦＩＦＯバ、
ファを使用すればカウンタ５．レジスタ６および減算器
７は不要となることは明かである。

（発明の効果） 本発明には第１．第２．第３のメモリヲ設はデータ番号
の遅延蓄積をすることにより１番宇従米装置に比し格段
にメモリ容量を減少できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １・・・・・・制御回路、２・・・・第１のメモリ、３
・・・・第２のメモリ、４・・・・・・第３のメモリ、
５・・・・・カウンタ、６・・・・・・レジスタ、７・
・・・・減算器、１０．１１・・・・・・出力端子。

Claims (1)

1. 【特許請求の範囲】 　与えられるデータ番号によりあらかじめ格納されたデ
   ータを出力する第１のメモリと、 前記データ番号を逐次記憶し、一定時間経過後出力する
   第２のメモリと、 前記第２のメモリから出力されたデータ番号により、あ
   らかじめ格納されたデータを出力する第３のメモリとを
   含むことを特徴とする遅延データ発生装置。