JPH0415831A - 時分割マルチタスク制御装置 - Google Patents
時分割マルチタスク制御装置Info
- Publication number
- JPH0415831A JPH0415831A JP11747490A JP11747490A JPH0415831A JP H0415831 A JPH0415831 A JP H0415831A JP 11747490 A JP11747490 A JP 11747490A JP 11747490 A JP11747490 A JP 11747490A JP H0415831 A JPH0415831 A JP H0415831A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、１つの中央演算処理装置（ＣＰ Ｕ）を用い
て複数の仕事を時分割並行処理する時分割マルチタスク
処理装置に関する。
て複数の仕事を時分割並行処理する時分割マルチタスク
処理装置に関する。
（従来の技術）
従来、この種時分割マルチタスク制御装置は、特開平１
−１６９５４０号公報に記載されているように、１組の
制御用レジスタ群及びキュー切り替え制御部の管理下で
複数のタスク実行キューにひとつの中央演算処理装置を
時分割で占有させ、複数のタスク実行キューにより複数
のタスクを時分割並行処理するように構成している。な
お、制御用レジスタ群の中には、複数のタスク実行キュ
ーの切り替えモードを設定するキュー切り替えモードレ
ジスタ、タスク実行キューを指定するキュー切り替えス
ケジューリングレジスタ、各タスク実行キューのＣＰＵ
占有時間を設定するキュー実行予定時間指定レジスタ等
が備えられてマルチタスクを時分割並行処理できるよう
に構成されている。
−１６９５４０号公報に記載されているように、１組の
制御用レジスタ群及びキュー切り替え制御部の管理下で
複数のタスク実行キューにひとつの中央演算処理装置を
時分割で占有させ、複数のタスク実行キューにより複数
のタスクを時分割並行処理するように構成している。な
お、制御用レジスタ群の中には、複数のタスク実行キュ
ーの切り替えモードを設定するキュー切り替えモードレ
ジスタ、タスク実行キューを指定するキュー切り替えス
ケジューリングレジスタ、各タスク実行キューのＣＰＵ
占有時間を設定するキュー実行予定時間指定レジスタ等
が備えられてマルチタスクを時分割並行処理できるよう
に構成されている。
（発明が解決しようとする課題）
しかしながら、上記従来の構成では、複数のタスクを１
つのＣＰＬ’で実行する場合、タスクの時間管理及び割
り込み処理を用いてタスクの切り替えを行うために、プ
ログラムの作成時に予め優先順位をつけたタスク・コン
トロール・テーブル（以下、ＴＣＢという）を作り、Ｔ
ＣＢのメモリの内容を実行するタスクの先頭アドレスに
書き替えることにより、実行したいタスクの管理を行っ
てきた。しかし、制御しなければならないタスクの数が
増えるとこのＴＣＢに格納されるタスクの数が多くなる
。また、この方法ではつぎに実行するタスクを探すため
優先順位の高いタスクから検索するため、優先順位の低
いタスクを検索する時間が長くなる。このように複数の
タスクを１つのＣＰＵで実行するには、各タスクの切り
替え設定や各タスクの実行時間の優先順位をプログラム
で設定し、検索するため実際のタスクの実行時間が短か
くなり、その他の制御プログラムが実行されている時間
が長くなるという問題があった。
つのＣＰＬ’で実行する場合、タスクの時間管理及び割
り込み処理を用いてタスクの切り替えを行うために、プ
ログラムの作成時に予め優先順位をつけたタスク・コン
トロール・テーブル（以下、ＴＣＢという）を作り、Ｔ
ＣＢのメモリの内容を実行するタスクの先頭アドレスに
書き替えることにより、実行したいタスクの管理を行っ
てきた。しかし、制御しなければならないタスクの数が
増えるとこのＴＣＢに格納されるタスクの数が多くなる
。また、この方法ではつぎに実行するタスクを探すため
優先順位の高いタスクから検索するため、優先順位の低
いタスクを検索する時間が長くなる。このように複数の
タスクを１つのＣＰＵで実行するには、各タスクの切り
替え設定や各タスクの実行時間の優先順位をプログラム
で設定し、検索するため実際のタスクの実行時間が短か
くなり、その他の制御プログラムが実行されている時間
が長くなるという問題があった。
本発明はこのような従来の問題を解決する時分割マルチ
タスク制御装置を提供することを目的とするものである
。
タスク制御装置を提供することを目的とするものである
。
（課題を解決するための手段）
本発明は上記目的を達成するために、時分割マルチタス
ク制御装置は、ＴＣＢに実行するタスクの先頭アドレス
を書き替えるときに、別に設けたタスク使用中を表わす
フラグレジスタの該当するフラグも書き替える。また、
検索するときはそのフラグレジスタを検索することによ
り検索時間を短縮できるようにして、最も優先順位の高
いＴＣＢアドレスを通知するようにしたものである。
ク制御装置は、ＴＣＢに実行するタスクの先頭アドレス
を書き替えるときに、別に設けたタスク使用中を表わす
フラグレジスタの該当するフラグも書き替える。また、
検索するときはそのフラグレジスタを検索することによ
り検索時間を短縮できるようにして、最も優先順位の高
いＴＣＢアドレスを通知するようにしたものである。
（作 用）
したがって本発明によれば、ＴＣＢに必要にタスクの先
頭アドレスをセットするだけでつぎに実行するタスクを
容易に検索し、タスクの実行仕様を設定できる。
頭アドレスをセットするだけでつぎに実行するタスクを
容易に検索し、タスクの実行仕様を設定できる。
（実施例）
第１図は本発明の一実施例における最優先のタスク選択
制御回路の基本的な構成を示すものである。第１図にお
いて、１はアドレスデータ比較回路、２はデコーダ、３
はフラグレジスタ、４はプライオリティエンコーダ、５
はＴＣＢベースアドレス、６はポートである。
制御回路の基本的な構成を示すものである。第１図にお
いて、１はアドレスデータ比較回路、２はデコーダ、３
はフラグレジスタ、４はプライオリティエンコーダ、５
はＴＣＢベースアドレス、６はポートである。
従来、第２図に示すようにＴＣＢにはタスクを使用しな
いときは自分のアドレス（ＴＣＢアドレス）が書かれて
いる。ＴＣＢアドレスＴＣＢ２がタスク１に対応すると
き、タスク１を実行するときはＴＣＢ２アドレスをその
実行しようとするタスク１の先頭アドレスに書き替える
。ソフトウェアでＴＣＢに登録されているタスクを検索
していって、タスク１の先頭アドレスが一番優先順位が
高いときはそこに書かれているタスク１を実行し、終了
するとＴＣＢのＴＣＢ２アドレスをタスク１の先頭アド
レスからＴＣＢ２アドレスに書き替える。この時点で、
またつぎの実行タスクがあるかＴＣＢを検索し、時分割
マルチタスクを実行する。
いときは自分のアドレス（ＴＣＢアドレス）が書かれて
いる。ＴＣＢアドレスＴＣＢ２がタスク１に対応すると
き、タスク１を実行するときはＴＣＢ２アドレスをその
実行しようとするタスク１の先頭アドレスに書き替える
。ソフトウェアでＴＣＢに登録されているタスクを検索
していって、タスク１の先頭アドレスが一番優先順位が
高いときはそこに書かれているタスク１を実行し、終了
するとＴＣＢのＴＣＢ２アドレスをタスク１の先頭アド
レスからＴＣＢ２アドレスに書き替える。この時点で、
またつぎの実行タスクがあるかＴＣＢを検索し、時分割
マルチタスクを実行する。
本発明の実施例では上記検索の部分をハードウェア化し
、優先順位の高いタスクのＴＣＢアドレスを専用のポー
トから読み取ることができるようにしたものである。第
３図は本発明の実施例におけるＴＣＢ制御フローを示し
たものである。
、優先順位の高いタスクのＴＣＢアドレスを専用のポー
トから読み取ることができるようにしたものである。第
３図は本発明の実施例におけるＴＣＢ制御フローを示し
たものである。
次に、第１図の実施例の動作について第３図を参照して
説明する。ＴＣＢベースアドレスを初期化で書き込む（
Ｓ工）、またＴＣＢには初期化でＴＣＢアドレスを書き
込む（Ｓ２）。この時、ＴＣＢアドレスとＴＣＢアドレ
スに対応する位置に書き込むアドレス（データ）は一致
しているため、アドレスデータ比較回路１の出力はＯと
なる。また、デコーダ２はフラグレジスタ３の対応する
Ｆ／Ｆヘラッチパルスを発生し、フラグレジスタ３の該
当Ｆ／Ｆの出力は０となる。したがって、プライオリテ
ィエンコーダ４の出力はどれも選ばれていないため一番
優先順位の低い信号を出力している（何れも選択されな
い時プライオリティエンコーダは最低優先順位を出力す
る）。この時点でポート６を読む（Ｓ、）とプライオリ
ティエンコーダ４とＴＣＢベースアドレス５が合成され
てＴＣＢアドレスＴＣＢ３１が読める。
説明する。ＴＣＢベースアドレスを初期化で書き込む（
Ｓ工）、またＴＣＢには初期化でＴＣＢアドレスを書き
込む（Ｓ２）。この時、ＴＣＢアドレスとＴＣＢアドレ
スに対応する位置に書き込むアドレス（データ）は一致
しているため、アドレスデータ比較回路１の出力はＯと
なる。また、デコーダ２はフラグレジスタ３の対応する
Ｆ／Ｆヘラッチパルスを発生し、フラグレジスタ３の該
当Ｆ／Ｆの出力は０となる。したがって、プライオリテ
ィエンコーダ４の出力はどれも選ばれていないため一番
優先順位の低い信号を出力している（何れも選択されな
い時プライオリティエンコーダは最低優先順位を出力す
る）。この時点でポート６を読む（Ｓ、）とプライオリ
ティエンコーダ４とＴＣＢベースアドレス５が合成され
てＴＣＢアドレスＴＣＢ３１が読める。
タスク１を実行するためにＴＣＢ２アドレスのＴＣＢの
内容をタスク１の先頭アドレスに書き替えると（Ｓ７）
、タスク選択制御回路のアドレスデータ比較回路１は、
ＴＣＢアドレスと書き替えられたアドレス（データ）は
一致していないため、アドレスデータ比較回路１の出力
はｌとなる。またデコーダ２はフラグレジスタ３の該当
Ｆ／Ｆに対しラッチパルスを発生し、該当Ｆ／Ｆの出力
は１となる。したがって、プライオリティエンコーダ４
の出力はｌ’ ＣＢ ２を選ぶためｒｏ ＯＯ２ＨＪ（
図示せず）の信号を出力している。この時点でＴＣＢの
検索をするためにポート６を読むと、ＴＣＢベースアド
レス５とプライオリティエンコーダ４のアドレスが合成
されてＴＣＢ２アドレスが読める（Ｓ、）。ここで、Ｔ
ＣＢ２に書かれているＴＣＢのデータを読むと（Ｓ４）
タスク１の先頭アドレスが書かれているため、タスク１
を実行しくＳ、）、終了するとＴＣＢ２の内容をタスク
１の先頭アドレスからＴＣＢ２アドレスに書き替える（
Ｓ６）。
内容をタスク１の先頭アドレスに書き替えると（Ｓ７）
、タスク選択制御回路のアドレスデータ比較回路１は、
ＴＣＢアドレスと書き替えられたアドレス（データ）は
一致していないため、アドレスデータ比較回路１の出力
はｌとなる。またデコーダ２はフラグレジスタ３の該当
Ｆ／Ｆに対しラッチパルスを発生し、該当Ｆ／Ｆの出力
は１となる。したがって、プライオリティエンコーダ４
の出力はｌ’ ＣＢ ２を選ぶためｒｏ ＯＯ２ＨＪ（
図示せず）の信号を出力している。この時点でＴＣＢの
検索をするためにポート６を読むと、ＴＣＢベースアド
レス５とプライオリティエンコーダ４のアドレスが合成
されてＴＣＢ２アドレスが読める（Ｓ、）。ここで、Ｔ
ＣＢ２に書かれているＴＣＢのデータを読むと（Ｓ４）
タスク１の先頭アドレスが書かれているため、タスク１
を実行しくＳ、）、終了するとＴＣＢ２の内容をタスク
１の先頭アドレスからＴＣＢ２アドレスに書き替える（
Ｓ６）。
この結果、ＴＣＢアドレスと書き込むアドレス（データ
）は一致しているため、アドレスデータ比較回路１の出
力はＯとなる。また、デコーダ２はフラグレジスタ３の
ラッチパルスを発生し、フラグレジスタ３の該当するＦ
／Ｆの出力はＯとなる。
）は一致しているため、アドレスデータ比較回路１の出
力はＯとなる。また、デコーダ２はフラグレジスタ３の
ラッチパルスを発生し、フラグレジスタ３の該当するＦ
／Ｆの出力はＯとなる。
従って、プライオリティエンコーダ４の出力はどれも選
ばれないため一番優先順位の低い信号を出力している。
ばれないため一番優先順位の低い信号を出力している。
この時点でボート６を読むとプライオリティエンコーダ
４とＴＣＢベースアドレス５のアドレスが合成されてＴ
ＣＢ３１アドレスが読める。またつぎの実行タスクがあ
るかボート６を読み、これによって時分割マルチタスク
を実行する。
４とＴＣＢベースアドレス５のアドレスが合成されてＴ
ＣＢ３１アドレスが読める。またつぎの実行タスクがあ
るかボート６を読み、これによって時分割マルチタスク
を実行する。
（発明の効果）
本発明は上記実施例から明らかなように、ＴＣＢに必要
なタスクの先頭アドレスをセットするだけで次に実行す
るタスクを容易にかつ短時間に検索し、タスクの実行仕
様を設定できるという効果を有する。
なタスクの先頭アドレスをセットするだけで次に実行す
るタスクを容易にかつ短時間に検索し、タスクの実行仕
様を設定できるという効果を有する。
第１図は本発明の一実施例における時分割マルチタスク
制御装置の基本的な構成図、第２図は従来のＴＣＢによ
りタスク処理を説明する図、第３図は本発明の一実施例
におけるＴＣＢ制御フローチャートである。 １ ・・・アドレスデータ比較回路、 ２ ・・デコー
ダ、 ３ ・・・ フラグレジスタ１．４プライオリテ
イエンコーダ、 ５ ・・ＴＣＢベースアドレス、 ６
・・・ボート。
制御装置の基本的な構成図、第２図は従来のＴＣＢによ
りタスク処理を説明する図、第３図は本発明の一実施例
におけるＴＣＢ制御フローチャートである。 １ ・・・アドレスデータ比較回路、 ２ ・・デコー
ダ、 ３ ・・・ フラグレジスタ１．４プライオリテ
イエンコーダ、 ５ ・・ＴＣＢベースアドレス、 ６
・・・ボート。
Claims (1)
- １つの中央演算処理装置で複数のタスクを実行する制御
装置において、複数のタスクのうち最優先のタスクを選
択する制御回路を設けたことを特徴とする時分割マルチ
タスク制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117474A JP2985092B2 (ja) | 1990-05-09 | 1990-05-09 | 時分割マルチタスク制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117474A JP2985092B2 (ja) | 1990-05-09 | 1990-05-09 | 時分割マルチタスク制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0415831A true JPH0415831A (ja) | 1992-01-21 |
| JP2985092B2 JP2985092B2 (ja) | 1999-11-29 |
Family
ID=14712587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2117474A Expired - Fee Related JP2985092B2 (ja) | 1990-05-09 | 1990-05-09 | 時分割マルチタスク制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985092B2 (ja) |
-
1990
- 1990-05-09 JP JP2117474A patent/JP2985092B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2985092B2 (ja) | 1999-11-29 |
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Legal Events
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