JPH04167555A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04167555A JPH04167555A JP2295775A JP29577590A JPH04167555A JP H04167555 A JPH04167555 A JP H04167555A JP 2295775 A JP2295775 A JP 2295775A JP 29577590 A JP29577590 A JP 29577590A JP H04167555 A JPH04167555 A JP H04167555A
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- JP
- Japan
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- impurity concentration
- region
- regions
- low impurity
- mos transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高集積化した半導体装置の製造方法に関するも
ので、特に抵抗素子の製造方法に関すも従来の技術 透型 半導体装置は 高集積化が追求され 素子の微細
化が要請されていも それに伴いＭＯＳトランジスタに
おいて１友 高耐圧・高信頼性のためＬＤＤ構造のよう
にドレイン力（低不純物濃度の領域が高不純物濃度の領
域よりもチャンネル方向に広がっている構造のものが用
いられるようになっ九 抵抗素子においては 基板上に形成した活性化領域や、
ポリシリコン等の配線材料を用いてい九例えば第３図に
示す構造では 基板上に形成した活性化領域（ｎ十領域
）を用いたものであム 第３図（ｂ）は第３図（ａ）の
Ｂ−Ｂ’ 線による断面図であム 第３図において、
ｌはＰ型シリコン基Ｆｉｈ２は分離絶縁ＩＵ４は活性化
領域（ｎ十領域）、 ５は絶縁ＩＬ ６はコンタクト寒
７は配線を示す。
ので、特に抵抗素子の製造方法に関すも従来の技術 透型 半導体装置は 高集積化が追求され 素子の微細
化が要請されていも それに伴いＭＯＳトランジスタに
おいて１友 高耐圧・高信頼性のためＬＤＤ構造のよう
にドレイン力（低不純物濃度の領域が高不純物濃度の領
域よりもチャンネル方向に広がっている構造のものが用
いられるようになっ九 抵抗素子においては 基板上に形成した活性化領域や、
ポリシリコン等の配線材料を用いてい九例えば第３図に
示す構造では 基板上に形成した活性化領域（ｎ十領域
）を用いたものであム 第３図（ｂ）は第３図（ａ）の
Ｂ−Ｂ’ 線による断面図であム 第３図において、
ｌはＰ型シリコン基Ｆｉｈ２は分離絶縁ＩＵ４は活性化
領域（ｎ十領域）、 ５は絶縁ＩＬ ６はコンタクト寒
７は配線を示す。
発明が解決しようとする課題
しかしなか仮 従来の抵抗素子ではｎ゛領域シート抵抗
が数十〜１００ （Ω／口）程度と低く十分な抵抗値を
確保して微細化することは困難であム また 高い抵抗
値を得るため低不純物濃度の領域を形成することは 工
程数が増大するという問題があっ九 本発明は 上述の課題に鑑みてなされ 工程数を増やす
ことなく小さい占有面積で十分に大きな抵抗を確保する
ことができる半導体装置の製造方法を提供することを目
的とすム 課題を解決するための手段 本発明＆よ 第１導電型の半導体基板上に抵抗素子とな
る第２導電型の低不純物濃度の領域と、Ｍｏ３トランジ
スタのドレインの低不純物濃度の領域を同時に形成する
工程と、前記抵抗素子となる第２導電型の低不純物濃度
領域と配線とのコンタクト部の第２導電型の高不純物濃
度の領域と、前記ＭＯ８トランジスタのソース及びドレ
インとなる高不純物濃度の領域を同時に形成する工程と
を含む半導体装置の製造方法であも 作用 この製造方法により、抵抗素子（友 高不純物濃度領域
の間に形成された低不純物濃度領域のた敢小さい占有面
積で十分に大きな抵抗を確保することかで東 微細化す
ることができム まｆ、−ＭＯＳトランジスタのドレイ
ンの低不純物濃度の領域や高不純物濃度の領域と同時に
形成するた嵌 工程数は増えな（〜 実施例 ’Ｊ１図（ａ）、（ｂ）に本発明の実施例における半導
体装置の構造を示す。第２図（ａ）〜（ｄ）は本実施例
の製造方法を説明するための工程断面図であム 以下、
図面を用いて本発明の詳細な説明すも第２図（ａ）で＆
友 Ｐ型シリコン基板１上で分離領域となる部分に分離
絶縁膜２を形成すも 次ぎにＭＯＳトランジスタを形成
するたヘ ゲート酸化膜９、ポリシリコン膜を形成籠
レジストでゲート電極のパターン出しを行なった後エツ
チングによりゲート電極１０を形成すも 次に第２図（ｂ）では 抵抗素子となる低不純物領域の
ｎ−領域３を、 リン又は砒素をドーズ量ＩＥＩ３〜３
Ｅ １３ （ｃｍ−２）程度のイオン注入により、Ｌ
ＤＤ構造のドレインの低不純物濃度領域と同時に形成す
も このｎ−領域のシート抵抗は２〜１Ｏ（ＫΩ／口）
であム 次に第２図（ｃ）では ゲート電極１０の周辺部にＳｉ
０ｇ膜による側壁１１を形成す４ 次にレジスト８でパ
ターン出しを行う。
が数十〜１００ （Ω／口）程度と低く十分な抵抗値を
確保して微細化することは困難であム また 高い抵抗
値を得るため低不純物濃度の領域を形成することは 工
程数が増大するという問題があっ九 本発明は 上述の課題に鑑みてなされ 工程数を増やす
ことなく小さい占有面積で十分に大きな抵抗を確保する
ことができる半導体装置の製造方法を提供することを目
的とすム 課題を解決するための手段 本発明＆よ 第１導電型の半導体基板上に抵抗素子とな
る第２導電型の低不純物濃度の領域と、Ｍｏ３トランジ
スタのドレインの低不純物濃度の領域を同時に形成する
工程と、前記抵抗素子となる第２導電型の低不純物濃度
領域と配線とのコンタクト部の第２導電型の高不純物濃
度の領域と、前記ＭＯ８トランジスタのソース及びドレ
インとなる高不純物濃度の領域を同時に形成する工程と
を含む半導体装置の製造方法であも 作用 この製造方法により、抵抗素子（友 高不純物濃度領域
の間に形成された低不純物濃度領域のた敢小さい占有面
積で十分に大きな抵抗を確保することかで東 微細化す
ることができム まｆ、−ＭＯＳトランジスタのドレイ
ンの低不純物濃度の領域や高不純物濃度の領域と同時に
形成するた嵌 工程数は増えな（〜 実施例 ’Ｊ１図（ａ）、（ｂ）に本発明の実施例における半導
体装置の構造を示す。第２図（ａ）〜（ｄ）は本実施例
の製造方法を説明するための工程断面図であム 以下、
図面を用いて本発明の詳細な説明すも第２図（ａ）で＆
友 Ｐ型シリコン基板１上で分離領域となる部分に分離
絶縁膜２を形成すも 次ぎにＭＯＳトランジスタを形成
するたヘ ゲート酸化膜９、ポリシリコン膜を形成籠
レジストでゲート電極のパターン出しを行なった後エツ
チングによりゲート電極１０を形成すも 次に第２図（ｂ）では 抵抗素子となる低不純物領域の
ｎ−領域３を、 リン又は砒素をドーズ量ＩＥＩ３〜３
Ｅ １３ （ｃｍ−２）程度のイオン注入により、Ｌ
ＤＤ構造のドレインの低不純物濃度領域と同時に形成す
も このｎ−領域のシート抵抗は２〜１Ｏ（ＫΩ／口）
であム 次に第２図（ｃ）では ゲート電極１０の周辺部にＳｉ
０ｇ膜による側壁１１を形成す４ 次にレジスト８でパ
ターン出しを行う。
次に第２図（ｄ）では このレジスト８をマスクとして
高不純物領域となるｎ十領域４を砒素をドーズ量３ Ｅ
Ｉ ５〜６ Ｅ ｌ ５ （ｃｍ−２）程度のイオ
ン注入により形成すも このイオン注入により、同時に
５ｉｄｅ膜による側壁１１及びゲート電ｔｆ１１０をマ
スクとしてＭｏＳトランジスタのソース／ドレイン領域
を形成すも 次に層間絶縁膜５を堆積Ｌｎ＋領域との接続のためのコ
ンタクト窓６を形成したの板 配ＷＡ７を形成すも （
第１図（ａ）、 （ｂ））このように本実施例によれζ
戴 抵抗素子の抵抗値の増大が容易に実現でき、６有面
積の縮小を図ることができも またレジストパターン８
の形状により、容易に抵抗値を変化させることができム
１、＝ＬＤＤ構造のドレインと同時に形成できるた八
工程数を増やすことなく作製することができも 上記に示した実施例は 本発明の具体例を示したもので
あり、これに限らなしｔ 本実施例と導電型を全く反転
させた構造のものでも良し−ＭＯＳトランジスタの構造
もドレインが同導電型の低不純物濃度の領域と高不純物
濃度の領域を有するものであれば良ｔ、％ また不純
物のドーズ量もこれに限らな（を 発明の詳細 な説明したように本発明の半導体装置の製造方法によれ
（瓜 工程数を増やすことなく抵抗値の増大が容易に実
現でき、高集積化された半導体装置を得ることができも
高不純物領域となるｎ十領域４を砒素をドーズ量３ Ｅ
Ｉ ５〜６ Ｅ ｌ ５ （ｃｍ−２）程度のイオ
ン注入により形成すも このイオン注入により、同時に
５ｉｄｅ膜による側壁１１及びゲート電ｔｆ１１０をマ
スクとしてＭｏＳトランジスタのソース／ドレイン領域
を形成すも 次に層間絶縁膜５を堆積Ｌｎ＋領域との接続のためのコ
ンタクト窓６を形成したの板 配ＷＡ７を形成すも （
第１図（ａ）、 （ｂ））このように本実施例によれζ
戴 抵抗素子の抵抗値の増大が容易に実現でき、６有面
積の縮小を図ることができも またレジストパターン８
の形状により、容易に抵抗値を変化させることができム
１、＝ＬＤＤ構造のドレインと同時に形成できるた八
工程数を増やすことなく作製することができも 上記に示した実施例は 本発明の具体例を示したもので
あり、これに限らなしｔ 本実施例と導電型を全く反転
させた構造のものでも良し−ＭＯＳトランジスタの構造
もドレインが同導電型の低不純物濃度の領域と高不純物
濃度の領域を有するものであれば良ｔ、％ また不純
物のドーズ量もこれに限らな（を 発明の詳細 な説明したように本発明の半導体装置の製造方法によれ
（瓜 工程数を増やすことなく抵抗値の増大が容易に実
現でき、高集積化された半導体装置を得ることができも
第１図（ａ）、 （ｂ）は本発明の実施例の半導体装置
の平面医 及び断面＠ 第２図（ａ）〜（ｄ）は同製造
方法を示す工程断面文 第３図（ａ）、 （ｂ）は従来
の半導体装置の平面医 及び断面図であム ト・・Ｐ型シリコン基板 ２・・・分離絶縁膜 ３・・
・ｎ−領［４・・・ｎ十領壊 ５・・・絶縁膜 ６・・
・コンタクトｉ７・・・配線 ８−・・レジスト。 代理人の氏名 弁理士 小鍜治 明 ほか２名１−−−
Ｐ を Ｓｉ 暮 飯 ２−−− 分ＩＩＩＪｅ 暑履 ３−７１− １１ 区 ４−−− ｎ’ ｌｉ １Ｅ ７−＆！ 麹
の平面医 及び断面＠ 第２図（ａ）〜（ｄ）は同製造
方法を示す工程断面文 第３図（ａ）、 （ｂ）は従来
の半導体装置の平面医 及び断面図であム ト・・Ｐ型シリコン基板 ２・・・分離絶縁膜 ３・・
・ｎ−領［４・・・ｎ十領壊 ５・・・絶縁膜 ６・・
・コンタクトｉ７・・・配線 ８−・・レジスト。 代理人の氏名 弁理士 小鍜治 明 ほか２名１−−−
Ｐ を Ｓｉ 暮 飯 ２−−− 分ＩＩＩＪｅ 暑履 ３−７１− １１ 区 ４−−− ｎ’ ｌｉ １Ｅ ７−＆！ 麹
Claims (1)
- 第１導電型の半導体基板上に抵抗素子となる第２導電型
の低不純物濃度の領域と、ＭＯＳトランジスタのドレイ
ンの低不純物濃度の領域を同時に形成する工程と、前記
抵抗素子となる第２導電型の低不純物濃度領域と配線と
のコンタクト部の第２導電型の高不純物濃度の領域と、
前記ＭＯＳトランジスタのソース及びドレインとなる高
不純物濃度の領域を同時に形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295775A JPH04167555A (ja) | 1990-10-31 | 1990-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295775A JPH04167555A (ja) | 1990-10-31 | 1990-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167555A true JPH04167555A (ja) | 1992-06-15 |
Family
ID=17825002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2295775A Pending JPH04167555A (ja) | 1990-10-31 | 1990-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04167555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008263052A (ja) * | 2007-04-12 | 2008-10-30 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1990
- 1990-10-31 JP JP2295775A patent/JPH04167555A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008263052A (ja) * | 2007-04-12 | 2008-10-30 | Renesas Technology Corp | 半導体装置の製造方法 |
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