JPH0454982B2 - - Google Patents
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- JPH0454982B2 JPH0454982B2 JP57233768A JP23376882A JPH0454982B2 JP H0454982 B2 JPH0454982 B2 JP H0454982B2 JP 57233768 A JP57233768 A JP 57233768A JP 23376882 A JP23376882 A JP 23376882A JP H0454982 B2 JPH0454982 B2 JP H0454982B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity concentration
- region
- high voltage
- resistance element
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/43—Resistors having PN junctions
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体基板上に設けられた不純物拡散
層からなる高耐圧抵抗素子に係り、特に集積回路
内に微細パターンで形成可能な高耐圧抵抗素子に
関する。
層からなる高耐圧抵抗素子に係り、特に集積回路
内に微細パターンで形成可能な高耐圧抵抗素子に
関する。
(2) 技術の背景
従来から半導体基板上に不純物拡散層を形成し
て低抗体を構成させる種々の抵抗素子が提案され
ているが抵抗値は一般的には±20％程度の誤差で
10Ω〜30KΩ程度のものが用いられている。
て低抗体を構成させる種々の抵抗素子が提案され
ているが抵抗値は一般的には±20％程度の誤差で
10Ω〜30KΩ程度のものが用いられている。
一般に高抵抗を得るには割り込み型抵抗を用い
ている。すなわちＰ型ベース拡散層中にn+エミ
ツタ拡散層を作つてベース拡散層の厚さを減少さ
せて高濃度のベース拡散層の大部分にエミツタ拡
散層を重畳させることで高抵抗値を得たものが知
られているが製造工程毎の抵抗値誤差が大きい等
の欠点を持つていた。
ている。すなわちＰ型ベース拡散層中にn+エミ
ツタ拡散層を作つてベース拡散層の厚さを減少さ
せて高濃度のベース拡散層の大部分にエミツタ拡
散層を重畳させることで高抵抗値を得たものが知
られているが製造工程毎の抵抗値誤差が大きい等
の欠点を持つていた。
このような抵抗素子の他にMOS抵抗も知られ
ている。これらは大きな面積を必要とするので
MOS抵抗を負荷抵抗として用い例えばMOS負荷
抵抗としてはMOSFETのゲートとドレインをAl
電極で短絡したものなどが用いられている。一般
的なMOS型の抵抗素子構造を以下に説明する。
ている。これらは大きな面積を必要とするので
MOS抵抗を負荷抵抗として用い例えばMOS負荷
抵抗としてはMOSFETのゲートとドレインをAl
電極で短絡したものなどが用いられている。一般
的なMOS型の抵抗素子構造を以下に説明する。
(3) 従来技術と問題点
第１図は従来のMOS抵抗の断面図、第２図は
本出願人が先に提案した従来の不純物高濃度拡散
層を基板上に形成した抵抗体の断面図である。
本出願人が先に提案した従来の不純物高濃度拡散
層を基板上に形成した抵抗体の断面図である。
第１図において１は例えばシリコン等のｎ型基
板で該基板上にフイルド酸化膜２と酸化膜３が形
成され、p+の不純物高濃度拡散領域４が酸化膜
３下に形成されている。
板で該基板上にフイルド酸化膜２と酸化膜３が形
成され、p+の不純物高濃度拡散領域４が酸化膜
３下に形成されている。
上記酸化膜３には電極窓５ａ，５ｂが形成され
酸化膜３とフイルド酸化膜２上にはPSG（リンシ
リカグラス）等の絶縁層６を形成し、電極窓５
ａ，５ｂ上にAlよりなる電極７ａ，７ｂをパタ
ーニングして電極７ａ，７ｂ間に抵抗素子を構成
したものである。
酸化膜３とフイルド酸化膜２上にはPSG（リンシ
リカグラス）等の絶縁層６を形成し、電極窓５
ａ，５ｂ上にAlよりなる電極７ａ，７ｂをパタ
ーニングして電極７ａ，７ｂ間に抵抗素子を構成
したものである。
第２図は本出願人が提案した抵抗素子であり、
MOSFETのドレイン及びソースに対応する電極
窓５ａ，５ｂの下端にはp+の不純物高濃度拡散
領域８，１０があり、該不純物高濃度拡散領域間
にp-の不純物低濃度拡散領域９を設けたもので
不純物低濃度拡散領域９のドーズ量は1012〜
1013Atom／cm2であり、不純物高濃度拡散領域８，
１０のドーズ量は1015Atom／cm2度である。なお、
１１はチヤンネルストツパで不純物高濃度拡散領
域８，１０に対接している。他の構成は第１図と
同一であるので重複説明は省略する。このような
構成では高耐圧の抵抗素子が得られない欠点があ
る。現在高耐圧集積回路として例えば、螢光表示
管等の高電圧装置を駆動する第３図に示すような
表示回路が用いられているが、このような回路に
高耐圧の抵抗器１７が用いられる。すなわち第３
図で集積回路部にはＰ−MOS１３とＮ−MOS１
４から構成された相補型MOSインバータと駆動
部となる例えばＰ−MOSからなる出力駆動トラ
ンジスタとよりなり該トランジスタは高耐圧素子
１５構成と成され、該高耐圧素子に接続されたパ
ツド１６を通して螢光表示管２０のグリツドＧに
「オン」「オフ」の電圧を供給して螢光表示管を点
滅させている。
MOSFETのドレイン及びソースに対応する電極
窓５ａ，５ｂの下端にはp+の不純物高濃度拡散
領域８，１０があり、該不純物高濃度拡散領域間
にp-の不純物低濃度拡散領域９を設けたもので
不純物低濃度拡散領域９のドーズ量は1012〜
1013Atom／cm2であり、不純物高濃度拡散領域８，
１０のドーズ量は1015Atom／cm2度である。なお、
１１はチヤンネルストツパで不純物高濃度拡散領
域８，１０に対接している。他の構成は第１図と
同一であるので重複説明は省略する。このような
構成では高耐圧の抵抗素子が得られない欠点があ
る。現在高耐圧集積回路として例えば、螢光表示
管等の高電圧装置を駆動する第３図に示すような
表示回路が用いられているが、このような回路に
高耐圧の抵抗器１７が用いられる。すなわち第３
図で集積回路部にはＰ−MOS１３とＮ−MOS１
４から構成された相補型MOSインバータと駆動
部となる例えばＰ−MOSからなる出力駆動トラ
ンジスタとよりなり該トランジスタは高耐圧素子
１５構成と成され、該高耐圧素子に接続されたパ
ツド１６を通して螢光表示管２０のグリツドＧに
「オン」「オフ」の電圧を供給して螢光表示管を点
滅させている。
上記螢光表示管２０のカソードＣには、例えば
−35V位の電圧源１８からツエナ１９を通して−
30V程度の電圧が与えられ、電圧源１８とグリツ
ドＧ間に100KΩ程度の高耐圧抵抗器１７を接続
することで点滅時のチラツキ等を防止している。
このような高耐圧抵抗器１７は１つの螢光表示管
に１つずつ外付けするためコスト的には抵抗器１
個の値は廉価であるが多数の螢光表示管を有する
システムにおいては、実装面積が増大してシステ
ムのコンパクト化には大きな弊害となつていた。
−35V位の電圧源１８からツエナ１９を通して−
30V程度の電圧が与えられ、電圧源１８とグリツ
ドＧ間に100KΩ程度の高耐圧抵抗器１７を接続
することで点滅時のチラツキ等を防止している。
このような高耐圧抵抗器１７は１つの螢光表示管
に１つずつ外付けするためコスト的には抵抗器１
個の値は廉価であるが多数の螢光表示管を有する
システムにおいては、実装面積が増大してシステ
ムのコンパクト化には大きな弊害となつていた。
(4) 発明の目的
本発明は上記従来の欠点に鑑み高耐圧集積回路
内に不純物拡散層かなる高抵抗素子を集積化する
ことを第１の目的とするものである。本発明の第
２の目的は高耐圧抵抗素子を半導体装置内へ集積
化することにある。
内に不純物拡散層かなる高抵抗素子を集積化する
ことを第１の目的とするものである。本発明の第
２の目的は高耐圧抵抗素子を半導体装置内へ集積
化することにある。
本発明の第３の目的は極めて微小な面積内
（Ｗ／Ｌ＝10μ／100μ程度）で−40V以上の耐圧を
有する高耐圧抵抗素子を提供することにある。
（Ｗ／Ｌ＝10μ／100μ程度）で−40V以上の耐圧を
有する高耐圧抵抗素子を提供することにある。
本発明の更に他の目的は高耐圧トランジスタま
たは高耐圧保護素子等の高耐圧素子と同時に高耐
圧抵抗素子の得られる製作方法を提供することに
ある。
たは高耐圧保護素子等の高耐圧素子と同時に高耐
圧抵抗素子の得られる製作方法を提供することに
ある。
(5) 発明の構成
この目的は本発明によれば、半導体基体の厚い
絶縁膜により分離された活性領域内に該厚い絶縁
膜より離間した位置に上記半導体基体と逆導電型
の互いに離間した二つの不純物高濃度領域を形成
すると共に該二つの不純物高濃度領域間及ひ該不
純物高濃度領域の周辺部全周を囲んで該二つの不
純物高濃度領域に接して該不純物高濃度領域と同
導電型の不純物低濃度領域を形成し、上記厚い絶
縁膜下に上記半導体基体と同導電型のチヤンネル
ストツパ領域を形成してなる高耐圧抵抗素子を含
むことを特徴とする半導体装置によつて達成され
る。
絶縁膜により分離された活性領域内に該厚い絶縁
膜より離間した位置に上記半導体基体と逆導電型
の互いに離間した二つの不純物高濃度領域を形成
すると共に該二つの不純物高濃度領域間及ひ該不
純物高濃度領域の周辺部全周を囲んで該二つの不
純物高濃度領域に接して該不純物高濃度領域と同
導電型の不純物低濃度領域を形成し、上記厚い絶
縁膜下に上記半導体基体と同導電型のチヤンネル
ストツパ領域を形成してなる高耐圧抵抗素子を含
むことを特徴とする半導体装置によつて達成され
る。
(6) 発明の実施例
以下、本発明の一実施例を第４図乃至第９図に
ついて説明する。
ついて説明する。
第４図ａ，ｂは本発明に係る高耐圧抵抗素子の
断面図と平面図、第５図ａ，ｂは本発明の他の実
施例を示す高耐圧抵抗素子の断面図と平面図であ
り、第４図ａ，ｂの場合は二つの不純物高濃度拡
散領域８，１０間に形成した不純物低濃度拡散領
域９と同様のドーズ量または異なつたドーズ量が
注入された同導電型の不純物低濃度拡散領域２１
を第４図ｂの平面図で明らかなように二つの不純
物高濃度拡散領域８，１０と不純物低濃度拡散領
域９を囲繞するように形成し、厚い絶縁膜たるフ
イルド酸化膜２の下端のチヤンネルストツパ１１
と不純物低濃度拡散領域２１間には空隙部２２が
ある場合であり、第５図ａ，ｂに示すものは不純
物低濃度拡散領域２１とチヤンネルストツパーが
接している場合である。第４図の場合は高耐圧抵
抗器を得られる。第５図は耐圧は第４図に比べて
やや落ちるが、第２図に本出願人が提案した不純
物高濃度拡散領域８，１０にチヤンネルストツパ
１１が衝突している場合に比べて格段に耐圧は向
上する。
断面図と平面図、第５図ａ，ｂは本発明の他の実
施例を示す高耐圧抵抗素子の断面図と平面図であ
り、第４図ａ，ｂの場合は二つの不純物高濃度拡
散領域８，１０間に形成した不純物低濃度拡散領
域９と同様のドーズ量または異なつたドーズ量が
注入された同導電型の不純物低濃度拡散領域２１
を第４図ｂの平面図で明らかなように二つの不純
物高濃度拡散領域８，１０と不純物低濃度拡散領
域９を囲繞するように形成し、厚い絶縁膜たるフ
イルド酸化膜２の下端のチヤンネルストツパ１１
と不純物低濃度拡散領域２１間には空隙部２２が
ある場合であり、第５図ａ，ｂに示すものは不純
物低濃度拡散領域２１とチヤンネルストツパーが
接している場合である。第４図の場合は高耐圧抵
抗器を得られる。第５図は耐圧は第４図に比べて
やや落ちるが、第２図に本出願人が提案した不純
物高濃度拡散領域８，１０にチヤンネルストツパ
１１が衝突している場合に比べて格段に耐圧は向
上する。
上述の如き半導体基板に拡散領域を形成して外
付け抵抗器１７の代りに点線で示したように高耐
圧抵抗素子１７′を第３図に示すように集積回路
１２内に高耐圧素子１５と同時に基板上に形成す
る工程を第６図について詳記する。なお、第６図
において左側に高耐圧素子１５を右側に高耐圧抵
抗素子１７′を同時に製作する工程を示す。
付け抵抗器１７の代りに点線で示したように高耐
圧抵抗素子１７′を第３図に示すように集積回路
１２内に高耐圧素子１５と同時に基板上に形成す
る工程を第６図について詳記する。なお、第６図
において左側に高耐圧素子１５を右側に高耐圧抵
抗素子１７′を同時に製作する工程を示す。
第６図ａにおいて、基板１はシリコンで濃度５
×1015cm-3のｎ型であり、該基板１上に酸化膜４
４（SiO2）を500Å厚に形成後に、該SiO2よりな
る絶縁膜４４上に窒化膜２３（Si3N4）を1000Å
厚に形成して、活性領域を決めるマスクによつて
レジスト２４を露光して該窒化膜２３を第６図ｂ
のように選択的にエツチングする。
×1015cm-3のｎ型であり、該基板１上に酸化膜４
４（SiO2）を500Å厚に形成後に、該SiO2よりな
る絶縁膜４４上に窒化膜２３（Si3N4）を1000Å
厚に形成して、活性領域を決めるマスクによつて
レジスト２４を露光して該窒化膜２３を第６図ｂ
のように選択的にエツチングする。
第６図ｂはチヤンネルカツト用のレジスト２５
を窒化膜２３と絶縁膜４４上に塗布してマスクで
パターニングして窓開きを行つた後に窓開き部２
６より燐（Ｐ）をイオン注入２７する。ドーズ量
は６×1012cm-2で80KeVで打ち込むことでチヤン
ネルストツパ領域１１が基板１に形成される。
を窒化膜２３と絶縁膜４４上に塗布してマスクで
パターニングして窓開きを行つた後に窓開き部２
６より燐（Ｐ）をイオン注入２７する。ドーズ量
は６×1012cm-2で80KeVで打ち込むことでチヤン
ネルストツパ領域１１が基板１に形成される。
次にレジスト膜２５を除去して窒化膜２３をマ
スクとして熱酸化するフイルド酸化膜、すなわち
厚い絶縁膜２が形成される。（第６図ｃ） ここで窒化膜２３及び窒化膜２３の下側に形成
されていた酸化膜４４は除去される。
スクとして熱酸化するフイルド酸化膜、すなわち
厚い絶縁膜２が形成される。（第６図ｃ） ここで窒化膜２３及び窒化膜２３の下側に形成
されていた酸化膜４４は除去される。
次に第６図ｄに示すようにゲート酸化膜３０が
厚い絶縁膜２，２間に形成される。該ゲート酸化
膜３０の厚さは700Å程度である。
厚い絶縁膜２，２間に形成される。該ゲート酸化
膜３０の厚さは700Å程度である。
第６図ｄの左側に示す高耐圧素子１５のゲート
酸化膜３０上からイオン注入２９によつてボロン
（B+）を1011cm-2程度注入することでスレーシヨ
ルドコントロール層３１が形成される。厚い絶縁
膜２上の層はレジスト層２８である。
酸化膜３０上からイオン注入２９によつてボロン
（B+）を1011cm-2程度注入することでスレーシヨ
ルドコントロール層３１が形成される。厚い絶縁
膜２上の層はレジスト層２８である。
第６図ｄの右側に示した高耐圧抵抗素子１７′
は必要に応じてスレーシヨルドコントロール層３
１を形成しても不純物のドーズ量が1011cm-2のオ
ーダであるため特に問題はないがゲート酸化膜３
０及び厚い絶縁膜２上に全面にレジスト層２８を
形成してボロン注入を行なわないようにしてもよ
い。
は必要に応じてスレーシヨルドコントロール層３
１を形成しても不純物のドーズ量が1011cm-2のオ
ーダであるため特に問題はないがゲート酸化膜３
０及び厚い絶縁膜２上に全面にレジスト層２８を
形成してボロン注入を行なわないようにしてもよ
い。
次に第６図ｅのようにレジスト層２８を除去し
て高耐圧素子１５は左側に示すようにゲート酸化
膜３０上にポリシリコンを塗布してパターニング
してゲート３２部分を形成する。
て高耐圧素子１５は左側に示すようにゲート酸化
膜３０上にポリシリコンを塗布してパターニング
してゲート３２部分を形成する。
次に高耐圧素子１５側はポリシリコンのゲート
３２の下のゲート酸化膜３０のみ残して活性領域
内のゲート酸化膜３０を除去する。その際、高耐
圧抵抗素子１７′側のゲート酸化膜３０も除去さ
れる。そして、第６図ｆのように新たに酸化膜３
３を500Å厚程度に形成してレジスト層３４を塗
布してソース３６及びドレイン３７領域を除去す
るようなパターニングを行つてドーズ量1015cm-2
のボロンをイオン注入３５する。
３２の下のゲート酸化膜３０のみ残して活性領域
内のゲート酸化膜３０を除去する。その際、高耐
圧抵抗素子１７′側のゲート酸化膜３０も除去さ
れる。そして、第６図ｆのように新たに酸化膜３
３を500Å厚程度に形成してレジスト層３４を塗
布してソース３６及びドレイン３７領域を除去す
るようなパターニングを行つてドーズ量1015cm-2
のボロンをイオン注入３５する。
高耐圧抵抗素子１７′側は不純物高濃度拡散領
域８，１０を形成するようなパターニングするた
めにレジスト層３４が形成され、ボロンが1015cm
-2のドーズ量でイオン注入３５される。
域８，１０を形成するようなパターニングするた
めにレジスト層３４が形成され、ボロンが1015cm
-2のドーズ量でイオン注入３５される。
次に第６図ｇに示すようにレジスト層３４を除
去した後に高耐圧素子１５も高耐圧抵抗素子１
７′も共に全面にドーヅ量が1012cm-2のボロンを
イオン注入３８で拡散させ高耐圧素子１５のドレ
イン領域３７の周囲に不純物低濃度拡散領域３９
を形成する。
去した後に高耐圧素子１５も高耐圧抵抗素子１
７′も共に全面にドーヅ量が1012cm-2のボロンを
イオン注入３８で拡散させ高耐圧素子１５のドレ
イン領域３７の周囲に不純物低濃度拡散領域３９
を形成する。
高耐圧抵抗素子１５も第６図ｇの右側に示すよ
うに二つの不純物高濃度拡散領域８，１０の間と
厚い絶縁膜２の間に不純物低濃度拡散領域９，２
１を拡散する。
うに二つの不純物高濃度拡散領域８，１０の間と
厚い絶縁膜２の間に不純物低濃度拡散領域９，２
１を拡散する。
次に第６図ｈに示すように高耐圧素子１５側は
レジスト４０を全面に覆い高耐圧抵抗素子１７′
側は不純物低濃度拡散領域９の上面のみを除去す
るようにレジスト４０をパターニングしてボロン
をイオン注入４１する。
レジスト４０を全面に覆い高耐圧抵抗素子１７′
側は不純物低濃度拡散領域９の上面のみを除去す
るようにレジスト４０をパターニングしてボロン
をイオン注入４１する。
このときの不純物のドーズ量は得たい抵抗値に
よつて変化させ100KΩ程度では1012cm-2のオーダ
であり、もつと低い値の抵抗値を得たい場合には
ドーズ量を増加させればよく二つ不純物高濃度拡
散領域８，１０間に拡散されたボロンは重ね打ち
によつてp1 -＋p2 -の導電型を有する拡散領域とな
る。
よつて変化させ100KΩ程度では1012cm-2のオーダ
であり、もつと低い値の抵抗値を得たい場合には
ドーズ量を増加させればよく二つ不純物高濃度拡
散領域８，１０間に拡散されたボロンは重ね打ち
によつてp1 -＋p2 -の導電型を有する拡散領域とな
る。
なお、上記実施例では高耐圧素子１７′を得る
ために第６図ｇ，ｈにおいて、ドーズ量の異るイ
オン注入で重ね打ちを行つて二つの不純物高濃度
拡散領域８，１０間の不純物低濃度拡散領域９の
拡散ドーズ量と、不純物高濃度拡散領域８，１０
と厚い絶縁層間との不純物低濃度拡散領域２１の
拡散ドーズ量を異らせたが第６図ｇの工程を省略
して低濃度拡散領域９と２１を同一のドーズ量と
することも可能である。
ために第６図ｇ，ｈにおいて、ドーズ量の異るイ
オン注入で重ね打ちを行つて二つの不純物高濃度
拡散領域８，１０間の不純物低濃度拡散領域９の
拡散ドーズ量と、不純物高濃度拡散領域８，１０
と厚い絶縁層間との不純物低濃度拡散領域２１の
拡散ドーズ量を異らせたが第６図ｇの工程を省略
して低濃度拡散領域９と２１を同一のドーズ量と
することも可能である。
更に第７図に示すように二つの不純物高濃度拡
散領域８，１０間にレジスト４１をパターニング
した後にドーズ量1012cm-2程度でボロンをイオン
注入し、次にレジスト４１を除去して不純物低濃
度拡散領域２１のドーズ量より少い不純物拡散を
行うようしてもよい。
散領域８，１０間にレジスト４１をパターニング
した後にドーズ量1012cm-2程度でボロンをイオン
注入し、次にレジスト４１を除去して不純物低濃
度拡散領域２１のドーズ量より少い不純物拡散を
行うようしてもよい。
第６図ｈの状態よりレジスト層４０を除去して
第６図ｉの如くPSG６を厚い酸化膜２や酸化膜
３３上にCVD等で形成する。次に高耐圧素子１
５ではソース、ドレイン及びゲートの電極窓用の
孔明けを行ない、一方、高耐圧抵抗素子１７′で
は二つの不純物高濃度拡散領域８，１０に窓開き
をする。次にPSG膜６からのリンのアウト拡散
を抑えるため、薄い酸化膜を成長させる。次に高
耐圧素子１５部のソース・ドレイン拡散領域３
６，３７および高耐圧抵抗素子１７′部の高濃度
拡散領域８，１０の拡散層の深さを制御するため
の熱処理を行ない、電極窓部に形成した薄い酸化
膜を全面エツチングすることにより除去して後、
Al電極７ａ，７ｂ，７ｃをパターニングし高耐
圧素子を形成し、又、Al電極７ａ，７ｂをパタ
ーニングすることで不純物高濃度拡散領域８，１
０間に高耐圧抵抗素子が構成される。
第６図ｉの如くPSG６を厚い酸化膜２や酸化膜
３３上にCVD等で形成する。次に高耐圧素子１
５ではソース、ドレイン及びゲートの電極窓用の
孔明けを行ない、一方、高耐圧抵抗素子１７′で
は二つの不純物高濃度拡散領域８，１０に窓開き
をする。次にPSG膜６からのリンのアウト拡散
を抑えるため、薄い酸化膜を成長させる。次に高
耐圧素子１５部のソース・ドレイン拡散領域３
６，３７および高耐圧抵抗素子１７′部の高濃度
拡散領域８，１０の拡散層の深さを制御するため
の熱処理を行ない、電極窓部に形成した薄い酸化
膜を全面エツチングすることにより除去して後、
Al電極７ａ，７ｂ，７ｃをパターニングし高耐
圧素子を形成し、又、Al電極７ａ，７ｂをパタ
ーニングすることで不純物高濃度拡散領域８，１
０間に高耐圧抵抗素子が構成される。
上述の如き製造工程によつて第４図ａ，ｂに示
した高耐圧抵抗素子が構成される。第５図ａ，ｂ
に示された不純物低濃度拡散領域２１にチヤンネ
ルカツト１１の衝突している場合の高耐圧抵抗素
子を得る工程は第６図ａの右側に示された第１工
程から第８図ａに示された工程のようにレジスト
層を設けずにパターニングした窒化膜２３をマス
クとして燐をイオン注入２７する。この場合のド
ーズ量は６×1012cm-2で打ち込み電圧は80KeVで
ある。次に窒化膜２３をマスクとしてフイルド酸
化膜、すなわち、厚い絶縁膜を熱酸化により形成
すればチヤンネルストツパのn+領域１１は第６
図ｃ右側の図とは異なり厚い絶縁膜２の下側を覆
うようになる。
した高耐圧抵抗素子が構成される。第５図ａ，ｂ
に示された不純物低濃度拡散領域２１にチヤンネ
ルカツト１１の衝突している場合の高耐圧抵抗素
子を得る工程は第６図ａの右側に示された第１工
程から第８図ａに示された工程のようにレジスト
層を設けずにパターニングした窒化膜２３をマス
クとして燐をイオン注入２７する。この場合のド
ーズ量は６×1012cm-2で打ち込み電圧は80KeVで
ある。次に窒化膜２３をマスクとしてフイルド酸
化膜、すなわち、厚い絶縁膜を熱酸化により形成
すればチヤンネルストツパのn+領域１１は第６
図ｃ右側の図とは異なり厚い絶縁膜２の下側を覆
うようになる。
これ以下の工程は第６図ｄ〜ｈに示す工程図に
おいて、チヤンルストツパ１１部分が厚い絶縁膜
２の下面を覆う以外は全く同様であり、第６図ｈ
の工程より第５図ａに示す構成の高耐圧抵抗素子
が得られる。
おいて、チヤンルストツパ１１部分が厚い絶縁膜
２の下面を覆う以外は全く同様であり、第６図ｈ
の工程より第５図ａに示す構成の高耐圧抵抗素子
が得られる。
上記実施例では高耐圧素子１５及び高耐圧抵抗
素子１７′をＮ型導電型基板に形成した場合を説
明したが、第９図ａ〜ｊに示すように高耐圧素子
１５ａと高耐圧抵抗素子１７a′をｐ型の導電型基
板内にｎ型ウエルを作り、該ウエル内にｐ型のソ
ースドレイン領域或いは低高濃度拡散領域を形成
したり、ｎ型基板内にｐ型ウエルを作り該ウエル
内にｎ型のソース、ドレイン領域或いは低高濃度
拡散領域を形成してもよい。
素子１７′をＮ型導電型基板に形成した場合を説
明したが、第９図ａ〜ｊに示すように高耐圧素子
１５ａと高耐圧抵抗素子１７a′をｐ型の導電型基
板内にｎ型ウエルを作り、該ウエル内にｐ型のソ
ースドレイン領域或いは低高濃度拡散領域を形成
したり、ｎ型基板内にｐ型ウエルを作り該ウエル
内にｎ型のソース、ドレイン領域或いは低高濃度
拡散領域を形成してもよい。
第９図にはｐ型基板内にＮ型のウエルを作つて
ｐ型の低濃度或いは高濃度領域を形成した高耐圧
素子並に高耐圧抵抗素子の製作工程を説明する。
ｐ型の低濃度或いは高濃度領域を形成した高耐圧
素子並に高耐圧抵抗素子の製作工程を説明する。
第９図で左側には高耐圧素子１５ａを右側には
高耐圧抵抗素子１７a′を同時に製作する工程を示
す。
高耐圧抵抗素子１７a′を同時に製作する工程を示
す。
第９図ａにおいて、基板１はｐ型20Ωcmのシリ
コンであり、該基板上は酸化膜４４（SiO2）を
500Å厚に形成後に該SiO2上に窒化膜２３
（Si3N4）を1000Å厚に形成して活性領域を決め
るマスクによつて窒化膜２３をパターニングする
ことでレジスト膜２４の下側の窒化膜２３のみが
残される。次に第９図ｂのように窓開きを行つて
ｎウエル形成のために燐（P+）をドーズ量４×
1012cm-2、250KeVでイオン注入４２がなされ、
次に1200℃のN2雰囲気中360分程度のランニング
が行なわれてｎ型ウエル４３がｐ型基板内に形成
される。
コンであり、該基板上は酸化膜４４（SiO2）を
500Å厚に形成後に該SiO2上に窒化膜２３
（Si3N4）を1000Å厚に形成して活性領域を決め
るマスクによつて窒化膜２３をパターニングする
ことでレジスト膜２４の下側の窒化膜２３のみが
残される。次に第９図ｂのように窓開きを行つて
ｎウエル形成のために燐（P+）をドーズ量４×
1012cm-2、250KeVでイオン注入４２がなされ、
次に1200℃のN2雰囲気中360分程度のランニング
が行なわれてｎ型ウエル４３がｐ型基板内に形成
される。
次に第９図ｃに示すように、チヤンネルカツト
用のレジスト２５を窒化膜２３と絶縁膜４４上に
形成して通常のフオトリソグラフイによつて窓開
き部２６を形成し燐（Ｐ）をイオン注入２７す
る。
用のレジスト２５を窒化膜２３と絶縁膜４４上に
形成して通常のフオトリソグラフイによつて窓開
き部２６を形成し燐（Ｐ）をイオン注入２７す
る。
この場合のドーズ量は５×1012cm-2で80KeVで
打ち込むことでｎウエル４３内にチヤンネルカツ
ト領域のn+が形成される。以後、第９図ｄ乃至
ｊまでの製作工程は第６図ｃ乃至ｉまでの製作工
程と同様であり、ｎウエル４３内にドレイン領域
３７ソース領域３６、ゲート電極３２及び高濃度
拡散領域８，１０、低濃度拡散領域９，２１が形
成されているのみで他は同様であるので重複説明
は省略する。
打ち込むことでｎウエル４３内にチヤンネルカツ
ト領域のn+が形成される。以後、第９図ｄ乃至
ｊまでの製作工程は第６図ｃ乃至ｉまでの製作工
程と同様であり、ｎウエル４３内にドレイン領域
３７ソース領域３６、ゲート電極３２及び高濃度
拡散領域８，１０、低濃度拡散領域９，２１が形
成されているのみで他は同様であるので重複説明
は省略する。
なお、第９図ｇ乃至ｉはウエル４３部分を拡大
して示している。
して示している。
また、高耐圧抵抗器１７a′の低濃度拡散領域
９，２１の濃度が等しい場合は第９図ｈの工程は
省略できる。また第７図に示したと同様にマスク
を用いて低濃度拡散領域９，２１を別々のドーズ
量でイオン注入してもよい。
９，２１の濃度が等しい場合は第９図ｈの工程は
省略できる。また第７図に示したと同様にマスク
を用いて低濃度拡散領域９，２１を別々のドーズ
量でイオン注入してもよい。
更に第５図で示したようにチヤンネルストツパ
１１を低濃度拡散領域２１に対接させた構成とす
る場合には第８図と同様の製作工程でチヤンネル
ストツパを形成すればよい。
１１を低濃度拡散領域２１に対接させた構成とす
る場合には第８図と同様の製作工程でチヤンネル
ストツパを形成すればよい。
これらの場合ｎウエル内４３に形成される以外
全くｎ型基板にｐチヤンネルを形成するときと同
一であることは明らかである。
全くｎ型基板にｐチヤンネルを形成するときと同
一であることは明らかである。
以上、説明は高耐圧素子１５（１５ａ）ならび
に高耐圧素子１７′（１７a′）のみ製造プロセス
に限りおこなつてきだが、実際には集積回路１２
はＣ−MOS構成であり、逆チヤンネル側は上記
製造中はマスクされている。又、逆チヤンネル側
を製造する場合は、上記高耐圧素子１５（１５
ａ）および高耐圧抵抗器１７′（１７a′）はマス
クされていると考えればよい。
に高耐圧素子１７′（１７a′）のみ製造プロセス
に限りおこなつてきだが、実際には集積回路１２
はＣ−MOS構成であり、逆チヤンネル側は上記
製造中はマスクされている。又、逆チヤンネル側
を製造する場合は、上記高耐圧素子１５（１５
ａ）および高耐圧抵抗器１７′（１７a′）はマス
クされていると考えればよい。
(7) 発明の効果
以上、詳細に説明したように本発明の高耐圧抵
抗素子よれば、不純物高濃度領域８，１０よりの
空乏層の拡りは通常では基板側だけであるが本発
明の場合は不純物高濃度領域８，１０を囲繞して
低濃度領域２１が第４図及び第５図で明らかなよ
うに広い面積にわたつて拡がつているために空乏
層は低濃度領域２１側にも拡るため耐圧をより増
加させることができる。第４図の場合は耐圧を−
40V以上に第５図の場合は耐圧を−30V以上にま
で高めることができた。
抗素子よれば、不純物高濃度領域８，１０よりの
空乏層の拡りは通常では基板側だけであるが本発
明の場合は不純物高濃度領域８，１０を囲繞して
低濃度領域２１が第４図及び第５図で明らかなよ
うに広い面積にわたつて拡がつているために空乏
層は低濃度領域２１側にも拡るため耐圧をより増
加させることができる。第４図の場合は耐圧を−
40V以上に第５図の場合は耐圧を−30V以上にま
で高めることができた。
このときの値は二つの高濃度領域８，１０間の
低濃度領域９の幅を10μ、長さを100μ、低濃度領
域２１の幅を3μ、低濃度領域２１およびチヤン
ネルストツパ１１間の離間距離２２を3μに選択
した値である。
低濃度領域９の幅を10μ、長さを100μ、低濃度領
域２１の幅を3μ、低濃度領域２１およびチヤン
ネルストツパ１１間の離間距離２２を3μに選択
した値である。
また、高抵抗値も不純物低濃度領域のドーズ量
を任意に選択して高抵抗を微細パターンで形成で
きるので高耐圧集積回路のコンパクト化に寄与す
るところが大きい。
を任意に選択して高抵抗を微細パターンで形成で
きるので高耐圧集積回路のコンパクト化に寄与す
るところが大きい。
なお、上記実施例では螢光表示管の高電圧装置
に適用した例を説明したがこれに限定されること
なく高耐圧を必要とする高電圧回路に本発明の高
耐圧抵抗素子を適用し得ることは明らかである。
に適用した例を説明したがこれに限定されること
なく高耐圧を必要とする高電圧回路に本発明の高
耐圧抵抗素子を適用し得ることは明らかである。
第１図は従来のMOS抵抗器の断面図、第２図
は従来の不純物高低濃度拡散層を基板上に形成し
た抵抗体の断面図、第３図は従来の高耐圧集積回
路（螢光表示管の高電圧装置）に高耐圧抵抗器を
利用した場合を説明するための回路図、第４図
(a)、ｂは本発明の高耐圧抵抗素子の側断面図と平
面図、第５図ａ，ｂは本発明の高耐圧抵抗素子の
他の実施例を示す側断面図と平面図、第６図ａ乃
至ｉは本発明の高耐圧抵抗素子を高耐圧素子
（MOSトランジスタ）と同時に形成する工程を示
す各々の側断面図、第７図は本発明の高耐圧抵抗
素子の不純物低濃度領域形成方法を説明するため
の側断面図、第８図ａ，ｂは第５図ａ，ｂに示す
高耐圧抵抗素子を得るためのチヤンネルストツパ
製作工程を示す側断面図、第９図ａ乃至ｊは本発
明の他の実施例を示す高耐圧抵抗素子を高耐圧素
子と同時に形成する工程を示す各々の側断面図で
ある。 １……基板、２……厚い絶縁膜、３，３３，４
４……酸化膜、４，８，１０……不純物高濃度拡
散領域、５ａ，５ｂ……電極窓、６……PSG等
の絶縁層、７ａ，７ｂ，７ｃ……Al電極、９，
２１，３９……不純物低濃度拡散領域、１１……
チヤンネルストツパ、１２……集積回路、１５，
１５ａ……高耐圧素子、１７……高耐圧抵抗器、
２０……螢光表示管、２３……窒化膜、２４，２
５，２８……レジスト、３０……ゲート酸化膜、
３６……ソース領域、３７……ドレイン領域、３
２……ゲート電極、４３……Ｎ型ウエル領域、１
６，４５……パツド、１７′，１７ａ……高耐圧
抵抗素子。
は従来の不純物高低濃度拡散層を基板上に形成し
た抵抗体の断面図、第３図は従来の高耐圧集積回
路（螢光表示管の高電圧装置）に高耐圧抵抗器を
利用した場合を説明するための回路図、第４図
(a)、ｂは本発明の高耐圧抵抗素子の側断面図と平
面図、第５図ａ，ｂは本発明の高耐圧抵抗素子の
他の実施例を示す側断面図と平面図、第６図ａ乃
至ｉは本発明の高耐圧抵抗素子を高耐圧素子
（MOSトランジスタ）と同時に形成する工程を示
す各々の側断面図、第７図は本発明の高耐圧抵抗
素子の不純物低濃度領域形成方法を説明するため
の側断面図、第８図ａ，ｂは第５図ａ，ｂに示す
高耐圧抵抗素子を得るためのチヤンネルストツパ
製作工程を示す側断面図、第９図ａ乃至ｊは本発
明の他の実施例を示す高耐圧抵抗素子を高耐圧素
子と同時に形成する工程を示す各々の側断面図で
ある。 １……基板、２……厚い絶縁膜、３，３３，４
４……酸化膜、４，８，１０……不純物高濃度拡
散領域、５ａ，５ｂ……電極窓、６……PSG等
の絶縁層、７ａ，７ｂ，７ｃ……Al電極、９，
２１，３９……不純物低濃度拡散領域、１１……
チヤンネルストツパ、１２……集積回路、１５，
１５ａ……高耐圧素子、１７……高耐圧抵抗器、
２０……螢光表示管、２３……窒化膜、２４，２
５，２８……レジスト、３０……ゲート酸化膜、
３６……ソース領域、３７……ドレイン領域、３
２……ゲート電極、４３……Ｎ型ウエル領域、１
６，４５……パツド、１７′，１７ａ……高耐圧
抵抗素子。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の厚い絶縁膜により分離された活
性領域内に該厚い絶縁膜より離間した位置に上記
半導体基体と逆導電型の互いに離間した二つの不
純物高濃度領域を形成すると共に該二つの不純物
高濃度領域間及び該不純物高濃度領域の周辺部全
周を囲んで該二つの不純物高濃度領域に接して該
不純物高濃度領域と同導電型の不純物低濃度領域
を形成し、上記厚い絶縁膜下に上記半導体基体と
同導電型のチヤンネルストツパ領域を形成してな
る高耐圧抵抗素子を含むことを特徴とする半導体
装置。 ２ 前記チヤンネルストツパ領域を前記不純物低
濃度領域より離間して形成してなることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ３ 前記チヤンネルストツパ領域を前記不純物低
濃度領域と接して形成してなることを特徴とする
特許請求の範囲第１項記載の半導体装置。 ４ 前記不純物高濃度領域の周辺部に形成する不
純物低濃度領域と前記二つの不純物高濃度領域の
間に形成した不純物低濃度領域の濃度を異ならし
めたことを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233768A JPS59124755A (ja) | 1982-12-29 | 1982-12-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233768A JPS59124755A (ja) | 1982-12-29 | 1982-12-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124755A JPS59124755A (ja) | 1984-07-18 |
| JPH0454982B2 true JPH0454982B2 (ja) | 1992-09-01 |
Family
ID=16960264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233768A Granted JPS59124755A (ja) | 1982-12-29 | 1982-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124755A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613391A (ja) * | 1992-06-26 | 1994-01-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH06216380A (ja) * | 1992-10-07 | 1994-08-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008134577A (ja) * | 2006-10-24 | 2008-06-12 | Eastman Kodak Co | 表示装置及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5025184A (ja) * | 1973-01-24 | 1975-03-17 | ||
| JPS51140582A (en) * | 1975-05-30 | 1976-12-03 | Nec Corp | Semiconductor resistance element |
| JPS5299087A (en) * | 1976-02-16 | 1977-08-19 | Nippon Electric Co | Mos type semiconductor integrated circuit device |
| JPS52104881A (en) * | 1976-03-01 | 1977-09-02 | Hitachi Ltd | Manufacture for semiconductor device |
| JPS5384282U (ja) * | 1976-12-14 | 1978-07-12 | ||
| JPS55123157A (en) * | 1979-03-16 | 1980-09-22 | Oki Electric Ind Co Ltd | High-stability ion-injected resistor |
| JPS5690550A (en) * | 1979-12-24 | 1981-07-22 | Fujitsu Ltd | Resistor and its manufacture |
-
1982
- 1982-12-29 JP JP57233768A patent/JPS59124755A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59124755A (ja) | 1984-07-18 |
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