JPH0417044A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH0417044A JPH0417044A JP12081590A JP12081590A JPH0417044A JP H0417044 A JPH0417044 A JP H0417044A JP 12081590 A JP12081590 A JP 12081590A JP 12081590 A JP12081590 A JP 12081590A JP H0417044 A JPH0417044 A JP H0417044A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bank
- microprocessor
- address
- specified area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセッサシステム等において用いら
れるメモリアクセス方式に関する。
れるメモリアクセス方式に関する。
（従来の技術）
マイクロプロセッサシステムに用いられるメモリ拡張方
式の１つとして、従来、Ｉ１０バンク切換切換音用いた
ものが知られている。
式の１つとして、従来、Ｉ１０バンク切換切換音用いた
ものが知られている。
第３図はこのようなＩ１０バンク切換切換音用いたメモ
リシステムの一例を示す回路図である。
リシステムの一例を示す回路図である。
この図に示すメモリシステムはアドレスデコーダ回路１
０１と、標準ＲＯＭ１０２と、標準ＲＡＭ１０３と、ア
ドレスデコーダ１０４と、拡張メモリ１０５とを備え、
マイクロプロセッサ（図示は省略する）から出力される
アドレスデータの値が規定エリア以外のエリアを指定し
ているとき、アドレスデコーダ回路１０１はこれを検知
して標準ＲＯＭ１０２または標準ＲＡＭ１０３のいずれ
か一方を選択する。
０１と、標準ＲＯＭ１０２と、標準ＲＡＭ１０３と、ア
ドレスデコーダ１０４と、拡張メモリ１０５とを備え、
マイクロプロセッサ（図示は省略する）から出力される
アドレスデータの値が規定エリア以外のエリアを指定し
ているとき、アドレスデコーダ回路１０１はこれを検知
して標準ＲＯＭ１０２または標準ＲＡＭ１０３のいずれ
か一方を選択する。
これによって、マイクロプロセッサはアドレスデータに
よって、今選択されている方にある番地を指定し、この
番地に対して書込み動作や読出し動作を行なう。
よって、今選択されている方にある番地を指定し、この
番地に対して書込み動作や読出し動作を行なう。
また、前記マイクロプロセッサから出力されるアドレス
データの値が規定エリアを指定しているとき、アドレス
デコーダ回路１０１はデコーダ１０４をイネーブルさせ
てこのとき出力されているバンク指定データの値をデコ
ードさせ拡張メモリ１０５内にある複数のバンクメモリ
１０６ａ〜１０６ｎのうちの１つを指定させる。
データの値が規定エリアを指定しているとき、アドレス
デコーダ回路１０１はデコーダ１０４をイネーブルさせ
てこのとき出力されているバンク指定データの値をデコ
ードさせ拡張メモリ１０５内にある複数のバンクメモリ
１０６ａ〜１０６ｎのうちの１つを指定させる。
これによって、マイクロプロセッサはアドレスデータに
よって、今選択されているバンクメモリにある番地を指
定し、この番地に対して書込み動作や読出し動作を行な
う。
よって、今選択されているバンクメモリにある番地を指
定し、この番地に対して書込み動作や読出し動作を行な
う。
このようにＴ／○バンク切換方式を用いたメモリシステ
ムにおいては、マイクロプロセッサから出力されるアド
レスデータが規定エリアを指定しているとき、アドレス
デコーダ回路１０１によってデコーダ１０４をイネーブ
ルさせてバンク指定データによって指定されているバン
クメモリを選択させ、マイクロプロセッサが直接アクセ
スすることができる範囲よりも広いメモリ空間を確保す
るようにしている。
ムにおいては、マイクロプロセッサから出力されるアド
レスデータが規定エリアを指定しているとき、アドレス
デコーダ回路１０１によってデコーダ１０４をイネーブ
ルさせてバンク指定データによって指定されているバン
クメモリを選択させ、マイクロプロセッサが直接アクセ
スすることができる範囲よりも広いメモリ空間を確保す
るようにしている。
しかしながら、このようなＩ１０バンク切換切換音用い
たメモリシステムにおいては、アドレスデータによって
規定エリアが指定されたとき、バンク指定データによっ
て指定されているバンクメモリを選択するようにしてい
るので、アドレスデータの２０ビツトを全て使用して各
バンクメモリ１０６ａ〜１０６ｎの容量を大きくしても
、第４図に示す如く各バンクメモリ１０６ａ〜１０６ｎ
のうち、規定エリアと同じ大きさの部分しがアクセスす
ることができず、それ以外の部分（点線で囲まれた部分
）が無駄になってしまうという問題があった。
たメモリシステムにおいては、アドレスデータによって
規定エリアが指定されたとき、バンク指定データによっ
て指定されているバンクメモリを選択するようにしてい
るので、アドレスデータの２０ビツトを全て使用して各
バンクメモリ１０６ａ〜１０６ｎの容量を大きくしても
、第４図に示す如く各バンクメモリ１０６ａ〜１０６ｎ
のうち、規定エリアと同じ大きさの部分しがアクセスす
ることができず、それ以外の部分（点線で囲まれた部分
）が無駄になってしまうという問題があった。
（発明の目的）
本発明は上記の如き従来の欠点を除去するためになされ
たものであって、メモリの拡張範囲を大幅に増大するこ
とができるメモリアクセス方式を提供することを目的と
している。
たものであって、メモリの拡張範囲を大幅に増大するこ
とができるメモリアクセス方式を提供することを目的と
している。
（発明の概要）
上記の問題点を解決するために本発明によるメモリアク
セス方式においては、拡張メモリを構成する各バンクメ
モリの大きさをマイクロプロセッサの規定エリアの大き
さと同じくし、前記マイクロブ、ロセッサがバンクメモ
リを指定するアドレスデータを出力したとき、バンク番
号データをデコードして各バンクメモリの１つを選択し
前記マイクロプロセッサに接続することを特徴としてい
る。
セス方式においては、拡張メモリを構成する各バンクメ
モリの大きさをマイクロプロセッサの規定エリアの大き
さと同じくし、前記マイクロブ、ロセッサがバンクメモ
リを指定するアドレスデータを出力したとき、バンク番
号データをデコードして各バンクメモリの１つを選択し
前記マイクロプロセッサに接続することを特徴としてい
る。
（実施例）
以下、本発明を図示した実施例に基づいて詳細に説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。
この図に示すメモリシステムはアドレスデコーダ１と、
標準ＲＯＭ２と、標準ＲＡＭ３と、アドレスデコーダ回
路４と、拡張メモリ５とを備えている。
標準ＲＯＭ２と、標準ＲＡＭ３と、アドレスデコーダ回
路４と、拡張メモリ５とを備えている。
アドレスデコーダ回路４はマイクロプロセッサ（図示は
省略する）から出力されるアドレスデータの上位２ビツ
トをデコードするアンドゲート６と、このアンドゲート
６からＩｔ Ｉ ＩＴ倍信号出力されたときメモリ番号
データをデコードして拡張メモリ５を構成する複数のバ
ンクメモリ８ａ〜８ｎの１つを選択するデコーダ７とを
備えている。
省略する）から出力されるアドレスデータの上位２ビツ
トをデコードするアンドゲート６と、このアンドゲート
６からＩｔ Ｉ ＩＴ倍信号出力されたときメモリ番号
データをデコードして拡張メモリ５を構成する複数のバ
ンクメモリ８ａ〜８ｎの１つを選択するデコーダ７とを
備えている。
また、各バンクメモリ８ａ〜８ｎは各々マイクロプロセ
ッサの規定エリアと同じ大きさ（２１８バイト）に設定
されている。
ッサの規定エリアと同じ大きさ（２１８バイト）に設定
されている。
次に、第１図を参照しながらこの実施例の動作を説明す
る。
る。
マイクロプロセッサから出力されるアドレスデータの値
が規定エリアを指定しているとき、アドレスデコーダ回
路４はこれを検知して拡張メモリ５を構成する複数のバ
ンクメモリ８８〜８ｎの１つを選択する。
が規定エリアを指定しているとき、アドレスデコーダ回
路４はこれを検知して拡張メモリ５を構成する複数のバ
ンクメモリ８８〜８ｎの１つを選択する。
これによって、マイクロプロセッサは上位２ビツトを除
いたアドレスデータによって、今選択されているバンク
メモリ内にある番地を指定し、この番地に対して書込み
動作や読出し動作を行なう。
いたアドレスデータによって、今選択されているバンク
メモリ内にある番地を指定し、この番地に対して書込み
動作や読出し動作を行なう。
また、前記アドレスデータの値が規定エリア以外のエリ
アを指定しているとき、アドレスデコーダ１はこれを検
出して標準ＲＯＭ２または標準ＲＡＭ３のいずれか一方
を選択する。
アを指定しているとき、アドレスデコーダ１はこれを検
出して標準ＲＯＭ２または標準ＲＡＭ３のいずれか一方
を選択する。
これによって、マイクロプロセッサはアドレスデータに
よって、今選択されている方にある番地を指定し、この
番地に対して書込み動作や読出し動作を行なう。
よって、今選択されている方にある番地を指定し、この
番地に対して書込み動作や読出し動作を行なう。
このようにこの実施例においては、各バンクメモリ８ａ
〜８ｎの大きさを規定エリアの大きさと同じにし、マイ
クロプロセッサから出力されるアドレスデータが規定エ
リアを指定しているとき、アドレスデコーダ回路４を動
作させてバンク番号データによって指定されているバン
クメモリを選択させるようにしたので、第２図に示す如
く各バンクメモリ８ａ〜８ｎのいずれでもアクセスする
ことができ、これによってマイクロプロセッサが直接ア
クセスすることができる範囲よりも大幅に広いメモリ空
間を確保することができる。
〜８ｎの大きさを規定エリアの大きさと同じにし、マイ
クロプロセッサから出力されるアドレスデータが規定エ
リアを指定しているとき、アドレスデコーダ回路４を動
作させてバンク番号データによって指定されているバン
クメモリを選択させるようにしたので、第２図に示す如
く各バンクメモリ８ａ〜８ｎのいずれでもアクセスする
ことができ、これによってマイクロプロセッサが直接ア
クセスすることができる範囲よりも大幅に広いメモリ空
間を確保することができる。
また、上述した実施例においては、各バンクメモリ８ａ
〜８ｎの大きさを規定エリアの大きさと同じにｔしてい
るが、これらを規定エリアの数分の１にし、規定エリア
が指定されたとき、複数のバンクメモリを規定エリアに
割り当てるようにしても良い。
〜８ｎの大きさを規定エリアの大きさと同じにｔしてい
るが、これらを規定エリアの数分の１にし、規定エリア
が指定されたとき、複数のバンクメモリを規定エリアに
割り当てるようにしても良い。
（発明の効果）
以、上説明したように本発明によれば、マイクロプロセ
ッサによって直接アクセスすることができるメモリ空間
の大きさを大幅に増大することができる。
ッサによって直接アクセスすることができるメモリ空間
の大きさを大幅に増大することができる。
第１図は本発明によるメモリアクセス方式の一実施例を
示すブロック図、第２図は同実施例の動作例を示す模式
図、第３図は従来から知られている■／○バンク切換方
式を用いたメモリシステムの一例を示すブロック図、第
４図は第３図に示すＩ１０バンク切換切換り問題点を説
明するための模式図である。 １・・・アドレスデコーダ、２・・・標準ＲＯＭ、３・
・・標準ＲＡＭ、４・−アドレスデコーダ回路、５・・
・拡。 張メモリ、８ａ〜８ｎ・・・バンクメモリ。 特許出願人 東洋通信機株式会社
示すブロック図、第２図は同実施例の動作例を示す模式
図、第３図は従来から知られている■／○バンク切換方
式を用いたメモリシステムの一例を示すブロック図、第
４図は第３図に示すＩ１０バンク切換切換り問題点を説
明するための模式図である。 １・・・アドレスデコーダ、２・・・標準ＲＯＭ、３・
・・標準ＲＡＭ、４・−アドレスデコーダ回路、５・・
・拡。 張メモリ、８ａ〜８ｎ・・・バンクメモリ。 特許出願人 東洋通信機株式会社
Claims (1)
- （１）拡張メモリを構成する各バンクメモリの大きさを
マイクロプロセッサの規定エリアの大きさと同じくし、
前記マイクロプロセッサがバンクメモリを指定するアド
レスデータを出力したとき、バンク番号データをデコー
ドして各バンクメモリの１つを選択し前記マイクロプロ
セッサに接続することを特徴とするメモリアクセス方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12081590A JPH0417044A (ja) | 1990-05-10 | 1990-05-10 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12081590A JPH0417044A (ja) | 1990-05-10 | 1990-05-10 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0417044A true JPH0417044A (ja) | 1992-01-21 |
Family
ID=14795660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12081590A Pending JPH0417044A (ja) | 1990-05-10 | 1990-05-10 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0417044A (ja) |
-
1990
- 1990-05-10 JP JP12081590A patent/JPH0417044A/ja active Pending
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