JPH0417567B2 - - Google Patents
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- Publication number
- JPH0417567B2 JPH0417567B2 JP60122561A JP12256185A JPH0417567B2 JP H0417567 B2 JPH0417567 B2 JP H0417567B2 JP 60122561 A JP60122561 A JP 60122561A JP 12256185 A JP12256185 A JP 12256185A JP H0417567 B2 JPH0417567 B2 JP H0417567B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- circuit
- gate
- josephson
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はジヨセフソン・デバイスに係り、特に
論理素子に好適なジヨセフソン論理集積回路に関
する。
論理素子に好適なジヨセフソン論理集積回路に関
する。
論理セルを規則正しく配置したジヨセフソン論
理集積回路は設計が容易で、かつ短期間で種々の
論理回路を供給できる。従来のジヨセフソン論理
集積回路は特開昭58−19742号公報に記載のよう
に、その論理セルを磁束結合形（ジヨセフソン量
子干渉形）回路のみで構成していた。具体的には
ORゲートとして第１図ａに示す分割給電形量子
干渉回路、あるいは第１図ｂに示す中央給電形量
子干渉回路、ANDゲートとして第１図ｃの電流
注入形量子干渉回路を用いていた。
理集積回路は設計が容易で、かつ短期間で種々の
論理回路を供給できる。従来のジヨセフソン論理
集積回路は特開昭58−19742号公報に記載のよう
に、その論理セルを磁束結合形（ジヨセフソン量
子干渉形）回路のみで構成していた。具体的には
ORゲートとして第１図ａに示す分割給電形量子
干渉回路、あるいは第１図ｂに示す中央給電形量
子干渉回路、ANDゲートとして第１図ｃの電流
注入形量子干渉回路を用いていた。
これらの量子干渉回路はいずれもジヨセフソン
結合１を含む超電導閉ループ２を構成する必要が
あり、集積化には不向きな回路である。また、特
にANDゲートとして用いる電流注入形量子干渉
回路は磁束トラツプ、ノイズによるしきい値特性
の変動が大きく、回路の誤動作の一原因となつて
いた。
結合１を含む超電導閉ループ２を構成する必要が
あり、集積化には不向きな回路である。また、特
にANDゲートとして用いる電流注入形量子干渉
回路は磁束トラツプ、ノイズによるしきい値特性
の変動が大きく、回路の誤動作の一原因となつて
いた。
本発明の目的は誤動作が少なく、かつ集積化し
やすく、かつ高速に動作するジヨセフソン論理集
積回路を提供することにある。
やすく、かつ高速に動作するジヨセフソン論理集
積回路を提供することにある。
ジヨセフソン回路は大別して磁束結合形回路
（量子干渉回路）と直接結合形回路とがある。
（量子干渉回路）と直接結合形回路とがある。
磁束結合形回路は超電導閉ループを構成する必
要があり集積化には不向きであるが、入出力分離
を完全に行うことができる長所をもつ。一方、直
接結合形回路は集積化しやすい反面、入出力分離
が不完全である。すなわち、入力された電流の大
部分が出力電流として流れ出すため、直接結合形
回路を連結した場合、後段の直接結合形回路ほど
入力電流が大きくなる。したがつて、ゲート毎に
接合の臨界電流を変える（あるいは接合の面積を
変える）必要があり、直接結合形回路のみで大規
模な種々の回路を構成することはむづかしいと言
える。
要があり集積化には不向きであるが、入出力分離
を完全に行うことができる長所をもつ。一方、直
接結合形回路は集積化しやすい反面、入出力分離
が不完全である。すなわち、入力された電流の大
部分が出力電流として流れ出すため、直接結合形
回路を連結した場合、後段の直接結合形回路ほど
入力電流が大きくなる。したがつて、ゲート毎に
接合の臨界電流を変える（あるいは接合の面積を
変える）必要があり、直接結合形回路のみで大規
模な種々の回路を構成することはむづかしいと言
える。
そこで、両者の長所を利用し、ORゲートには
従来の磁束結合形回路を用い、ANDゲートに集
積化しやすい直接結合形回路を用い、かつAND
ゲートの入出力はつねにORゲートを介すること
により、入出力分離が完全に行えるようにした。
従来の磁束結合形回路を用い、ANDゲートに集
積化しやすい直接結合形回路を用い、かつAND
ゲートの入出力はつねにORゲートを介すること
により、入出力分離が完全に行えるようにした。
以下、本発明の実施例を参考例と共に述べる。
第２図に参考例のジヨセフソン論理回路の論理セ
ルを示す。論理セル１０はORゲートとして用い
る４つの磁束結合形回路２０，２１，２２および
２３とANDゲートとして用いる２つ直接結合形
回路３０，３１、それにパワーバス４０、電源抵
抗５０，５１，５２，５３一端を接地した終端抵
抗６０，６１，６２，６３，６４，６５，６６，
６７、磁束結合形回路の出力抵抗７０，７１，７
２，７３、直接結合形回路の入力抵抗８０，８
１，８３、および出力抵抗９０，９１から構成さ
れる。
第２図に参考例のジヨセフソン論理回路の論理セ
ルを示す。論理セル１０はORゲートとして用い
る４つの磁束結合形回路２０，２１，２２および
２３とANDゲートとして用いる２つ直接結合形
回路３０，３１、それにパワーバス４０、電源抵
抗５０，５１，５２，５３一端を接地した終端抵
抗６０，６１，６２，６３，６４，６５，６６，
６７、磁束結合形回路の出力抵抗７０，７１，７
２，７３、直接結合形回路の入力抵抗８０，８
１，８３、および出力抵抗９０，９１から構成さ
れる。
本論理セルが、チツプ上で多数規則正しくい配
置され、ゲートアレイを構成する。
置され、ゲートアレイを構成する。
ユーザーは、本論理セルを使用目的にあわせて
配線することにより、所望の論理回路を得ること
ができる。
配線することにより、所望の論理回路を得ること
ができる。
第３図に本論理セルを用いてORゲートを構成
する場合の配線図を示す。本論理セルでは４つの
ORゲートが構成できる。磁束結合形回路２０
（あるいは２１，２２，２３）の電源端子１００
（あるいは１０１，１０２，１０３）を電源抵抗
５０（５１，５２，５３）の一端１１０（１１
１，１１２，１１３）と接続する。ORゲートの
出力は磁束結合形回路２０（２１，２２，２３）
の出力抵抗７０（７１，７２，７３）の一端１２
０（１２１，１２２，１２３）の論理セルの出力
端子１３０（１３１，１３２，１３３）に接続し
て外部に取り出せる。つぎに、入力信号線の配線
例を示す。入力信号は論理セルの信号用入力端子
１４０と１４１（あるいは１４２と１４３，１４
４と１４５、１４６と１４７）から入力する。２
つの信号線とも終端する場合には、例えば信号線
の一端１５０，１５１と終端抵抗６０，６１の一
端１６０，１６１とを接続する。１本（１信号）
だけ終端し、１本は他の論理セル（あるいは論理
ゲート）に配線する場合は、例えば終端する側の
信号線の一端１５３，１５５と終端抵抗６３，６
５の一端１６３，１６５とをそれぞれ接続し、他
の信号線の一端１５２，１５４と論理セルの信号
用出力端子１６２，１６４とをそれぞれ接続す
る。また、２本とも他の論理ゲートに配線する場
合には、例えば信号線の一端１５６，１５７と論
理セルの信号用出力端子１６６，１６７とをそれ
ぞれ接続することによつてORゲートを構成す
る。
する場合の配線図を示す。本論理セルでは４つの
ORゲートが構成できる。磁束結合形回路２０
（あるいは２１，２２，２３）の電源端子１００
（あるいは１０１，１０２，１０３）を電源抵抗
５０（５１，５２，５３）の一端１１０（１１
１，１１２，１１３）と接続する。ORゲートの
出力は磁束結合形回路２０（２１，２２，２３）
の出力抵抗７０（７１，７２，７３）の一端１２
０（１２１，１２２，１２３）の論理セルの出力
端子１３０（１３１，１３２，１３３）に接続し
て外部に取り出せる。つぎに、入力信号線の配線
例を示す。入力信号は論理セルの信号用入力端子
１４０と１４１（あるいは１４２と１４３，１４
４と１４５、１４６と１４７）から入力する。２
つの信号線とも終端する場合には、例えば信号線
の一端１５０，１５１と終端抵抗６０，６１の一
端１６０，１６１とを接続する。１本（１信号）
だけ終端し、１本は他の論理セル（あるいは論理
ゲート）に配線する場合は、例えば終端する側の
信号線の一端１５３，１５５と終端抵抗６３，６
５の一端１６３，１６５とをそれぞれ接続し、他
の信号線の一端１５２，１５４と論理セルの信号
用出力端子１６２，１６４とをそれぞれ接続す
る。また、２本とも他の論理ゲートに配線する場
合には、例えば信号線の一端１５６，１５７と論
理セルの信号用出力端子１６６，１６７とをそれ
ぞれ接続することによつてORゲートを構成す
る。
第４図にはANDゲートの配線図を示す。本発
明の論理回路ではANDゲートに直接結合形回路
を用いているため、入出力分離をよくする目的と
OR、ANDゲートの入出力電流値をほぼ一定値に
する目的で実際のANDゲートは入力信号を一旦
ORゲートに入力し、その出力をANDゲートに入
力するように構成した。すなわち、本論理セルで
は２つのANDゲートが構成できる。磁束結合形
回路２０，２１（あるいは２２，２３）の出力抵
抗の一端１２０，１２１（１２２，１２３）と直
接結合形回路３０（３１）の入力抵抗８０，８１
（８２，８３）の一端１７０，１７１（１７２，
１７３）とを接続する。出力は直接結合形回路の
出力抵抗９０，９１の一端１８０，１８１からそ
れぞれ取り出す。なお、入力信号線の配線は第３
図のORゲートと同様の組み合わせが可能であ
る。
明の論理回路ではANDゲートに直接結合形回路
を用いているため、入出力分離をよくする目的と
OR、ANDゲートの入出力電流値をほぼ一定値に
する目的で実際のANDゲートは入力信号を一旦
ORゲートに入力し、その出力をANDゲートに入
力するように構成した。すなわち、本論理セルで
は２つのANDゲートが構成できる。磁束結合形
回路２０，２１（あるいは２２，２３）の出力抵
抗の一端１２０，１２１（１２２，１２３）と直
接結合形回路３０（３１）の入力抵抗８０，８１
（８２，８３）の一端１７０，１７１（１７２，
１７３）とを接続する。出力は直接結合形回路の
出力抵抗９０，９１の一端１８０，１８１からそ
れぞれ取り出す。なお、入力信号線の配線は第３
図のORゲートと同様の組み合わせが可能であ
る。
第５図には磁束結合形回路（ORゲート）２
０，２１（あるいは２２，２３）の出力端子１３
０，１３１（１３２，１３３）を接続することに
よつて構成できるワイヤードORゲート、第６図
には磁束結合形回路（ORゲート）２０（あるい
は２２）の出力抵抗の一端１２０（１２２）を磁
束結合形回路２１（２３）の電源端子１０１（１
０３）に接続して構成できるワイヤードANDゲ
ートの配線例を示す。
０，２１（あるいは２２，２３）の出力端子１３
０，１３１（１３２，１３３）を接続することに
よつて構成できるワイヤードORゲート、第６図
には磁束結合形回路（ORゲート）２０（あるい
は２２）の出力抵抗の一端１２０（１２２）を磁
束結合形回路２１（２３）の電源端子１０１（１
０３）に接続して構成できるワイヤードANDゲ
ートの配線例を示す。
本参考例によれば論理セル内部の配線変更によ
り、OR、AND、ワイヤードOR、ワイヤード
ANDゲート等、種々の論理回路を構成できる効
果がある。また、ANDゲートの入力を一旦ORゲ
ートに入力することにより、直接結合形回路の欠
点である入出力分離を改良でき、さらにOR、
ANDゲートの入出力電流値をほぼ一定値に保て
る効果がある。
り、OR、AND、ワイヤードOR、ワイヤード
ANDゲート等、種々の論理回路を構成できる効
果がある。また、ANDゲートの入力を一旦ORゲ
ートに入力することにより、直接結合形回路の欠
点である入出力分離を改良でき、さらにOR、
ANDゲートの入出力電流値をほぼ一定値に保て
る効果がある。
第７図に本発明の実施例を示す。第２図に示し
た論理セル１０の終端抵抗６０，６１，６２，６
３，６４，６５，６６および６７と並列にそれぞ
れ単体ジヨセフソン接合２００，２０１，２０
２，２０３，２０４，２０５，２０６、および２
０７を付加し、また、直接結合形回路３０，３１
の入力抵抗８０，８１，８２および８３と並列に
それぞれ単体ジヨセフソン接合２１０，２１１，
２１２、および２１３を付加する。これに第３
図、第４図と同様の配線を行い、OR、AND等の
論理ゲートを構成する。付加した単体ジヨセフソ
ン接合が、半導体回路で用いられているスピード
アツプコンデンサと同じ働きをもち、ORゲート
で約40％、ANDゲートで約30％、従来のゲート
より高速で動作した。本実施例によれば、磁束結
合形回路の信号線の終端抵抗、直接結合形回路入
力抵抗と並列に単体ジヨセフソン接合（スピード
アツプ用単体ジヨセフソン接合）を付加すること
により、従来の論理回路より高速で動作する論理
回路を提供できる効果がある。
た論理セル１０の終端抵抗６０，６１，６２，６
３，６４，６５，６６および６７と並列にそれぞ
れ単体ジヨセフソン接合２００，２０１，２０
２，２０３，２０４，２０５，２０６、および２
０７を付加し、また、直接結合形回路３０，３１
の入力抵抗８０，８１，８２および８３と並列に
それぞれ単体ジヨセフソン接合２１０，２１１，
２１２、および２１３を付加する。これに第３
図、第４図と同様の配線を行い、OR、AND等の
論理ゲートを構成する。付加した単体ジヨセフソ
ン接合が、半導体回路で用いられているスピード
アツプコンデンサと同じ働きをもち、ORゲート
で約40％、ANDゲートで約30％、従来のゲート
より高速で動作した。本実施例によれば、磁束結
合形回路の信号線の終端抵抗、直接結合形回路入
力抵抗と並列に単体ジヨセフソン接合（スピード
アツプ用単体ジヨセフソン接合）を付加すること
により、従来の論理回路より高速で動作する論理
回路を提供できる効果がある。
第８図ａは従来の電流注入形量子干渉回路を用
いた論理回路、第８図ｂは直接結合形回路を用い
た本発明の論理セルの断面図である。ORゲート
として用いる磁束結合形回路３００は第８図ａ，
ｂとも同等である。
いた論理回路、第８図ｂは直接結合形回路を用い
た本発明の論理セルの断面図である。ORゲート
として用いる磁束結合形回路３００は第８図ａ，
ｂとも同等である。
ベース電極３１０、カウンタ電極３２０とでジ
ヨセフソン接合３３０を構成する。磁束結合形回
路３００では層間絶縁膜３４０の上に入力信号線
（コントロール電極）３５０を設ける。従来の
ANDゲートとして用いる電流注入形量子干渉回
路４００において、超電導閉ルーブのインダクタ
ンスは、その値を大きくするために層間絶縁膜３
４０の上に磁束結合形回路の入力線と同層のコン
トロール電極３５０を構成する。
ヨセフソン接合３３０を構成する。磁束結合形回
路３００では層間絶縁膜３４０の上に入力信号線
（コントロール電極）３５０を設ける。従来の
ANDゲートとして用いる電流注入形量子干渉回
路４００において、超電導閉ルーブのインダクタ
ンスは、その値を大きくするために層間絶縁膜３
４０の上に磁束結合形回路の入力線と同層のコン
トロール電極３５０を構成する。
したがつて、ORゲート（磁束結合形回路）３
００の出力を電流注入形量子干渉回路４００に入
力する場合、ORゲート３００の出力端子（ベー
ス電極３１０）と電流注入形量子干渉回路４００
入力端子（コントロール電極３５０）とを接続す
るための領域５００が必要である。
００の出力を電流注入形量子干渉回路４００に入
力する場合、ORゲート３００の出力端子（ベー
ス電極３１０）と電流注入形量子干渉回路４００
入力端子（コントロール電極３５０）とを接続す
るための領域５００が必要である。
これに対して、本発明の論理セルでは、直接結
合形回路６００の入力端子がベース電極３１０で
あり、従来のような接続領域５００が不要であ
る。その結果、直接結合形回路自身の縮小と接続
領域５００の省略により、従来の論理回路と比べ
約３割小さな論理セルが構成できた。
合形回路６００の入力端子がベース電極３１０で
あり、従来のような接続領域５００が不要であ
る。その結果、直接結合形回路自身の縮小と接続
領域５００の省略により、従来の論理回路と比べ
約３割小さな論理セルが構成できた。
本実施例によれば、ANDゲートとして直接結
合形回路を用いることにより、従来より小さな論
理回路を構成できる効果がある。
合形回路を用いることにより、従来より小さな論
理回路を構成できる効果がある。
本発明によれば種々の論理回路を構成でき、従
来の回路より縮小した論理回路を提供できる効果
がある。また、誤動作が少なく、さらに高速で動
作する論理回路を提供できる効果がある。
来の回路より縮小した論理回路を提供できる効果
がある。また、誤動作が少なく、さらに高速で動
作する論理回路を提供できる効果がある。
第１図はジヨセフソン量子干渉回路の等価回路
図、第２図は論理セルのゲート配線図、第３図は
ORゲートの配線図、第４図はANDゲートの配線
図、第５図はワイヤードORゲートの配線図、第
６図はワイヤードANDゲートの配線図、第７図
はスピードアツプ用単体ジヨセフソン接合を付加
した論理セルの配置図、第８図は論理回路の断面
図である。 ２０〜２３……磁束結合形回路、３０，３１…
…直接結合形回路、２００〜２０７，２１０〜２
１３……スピードアツプ用単体ジヨセフソン接
合。
図、第２図は論理セルのゲート配線図、第３図は
ORゲートの配線図、第４図はANDゲートの配線
図、第５図はワイヤードORゲートの配線図、第
６図はワイヤードANDゲートの配線図、第７図
はスピードアツプ用単体ジヨセフソン接合を付加
した論理セルの配置図、第８図は論理回路の断面
図である。 ２０〜２３……磁束結合形回路、３０，３１…
…直接結合形回路、２００〜２０７，２１０〜２
１３……スピードアツプ用単体ジヨセフソン接
合。
Claims (1)
- １ ジヨセフソン素子で構成された複数の論理セ
ルを当該論理セルに給電するためのパワーバスに
沿つて定められた位置に配置し、論理セル間に配
置した所定の配線格子を使つた信号配線を選択的
に相互接続することにより所望の論理を得るジヨ
セフソン論理集積回路であつて、当該論理セルを
磁束結合形回路と直接結合形回路とで構成し、上
記磁束結合形回路には終端抵抗、上記直接結合形
回路には入力抵抗がそれぞれ接続され、これら終
端抵抗及び入力抵抗にはそれぞれ並列に単体のジ
ヨセフソン接合が接続されていることを特徴とす
るジヨセフソン論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122561A JPS61281718A (ja) | 1985-06-07 | 1985-06-07 | ジヨセフソン論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122561A JPS61281718A (ja) | 1985-06-07 | 1985-06-07 | ジヨセフソン論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61281718A JPS61281718A (ja) | 1986-12-12 |
| JPH0417567B2 true JPH0417567B2 (ja) | 1992-03-26 |
Family
ID=14838936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60122561A Granted JPS61281718A (ja) | 1985-06-07 | 1985-06-07 | ジヨセフソン論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281718A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147471A (ja) * | 1983-02-10 | 1984-08-23 | Agency Of Ind Science & Technol | ジヨセフソン論理集積回路 |
-
1985
- 1985-06-07 JP JP60122561A patent/JPS61281718A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61281718A (ja) | 1986-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |