JPH04175831A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04175831A JPH04175831A JP2302207A JP30220790A JPH04175831A JP H04175831 A JPH04175831 A JP H04175831A JP 2302207 A JP2302207 A JP 2302207A JP 30220790 A JP30220790 A JP 30220790A JP H04175831 A JPH04175831 A JP H04175831A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- data
- pla
- test signal
- customer
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 2
- 241001377010 Pila Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロ・コンピュータのテスト回路に関し
、特にシングルチップ・マイクロ・コンピュータの内蔵
ＲＯＭデータのテスト回路に関する。
、特にシングルチップ・マイクロ・コンピュータの内蔵
ＲＯＭデータのテスト回路に関する。
シングルチップマイクロコンピュータは、顧客のプログ
ラムデータな、内蔵ＲＯＭに持つため、出荷検査時に、
該ＲＯＭの内容が期待通りに作成されているかを確認す
るべく該ＲＯＭの内容を読み出し照合テストを実施する
必要がある。そのため、特定のボートより該ＲＯＭのデ
ータを出力させるためのテスト回路を備えている。
ラムデータな、内蔵ＲＯＭに持つため、出荷検査時に、
該ＲＯＭの内容が期待通りに作成されているかを確認す
るべく該ＲＯＭの内容を読み出し照合テストを実施する
必要がある。そのため、特定のボートより該ＲＯＭのデ
ータを出力させるためのテスト回路を備えている。
第２図は、従来のシングルチップマイクロコンピュータ
の内蔵ＲＯＭテスト回路の一例を示すブロック図である
。内蔵ＲＯＭテスト時の動作は以下の様になる。
の内蔵ＲＯＭテスト回路の一例を示すブロック図である
。内蔵ＲＯＭテスト時の動作は以下の様になる。
まずシングルチップマイクロコンピュータのシステムリ
セット信号により内蔵ＲＯＭ２１のアドレスを指定する
プログラムカウンタ２２がイニシャライズされ、通常ア
ドレス０を指す。そして、内蔵ＲＯＭ２１の読み出しを
可能とするテスト信号ＴＥＳＴがアクティブとなり、シ
ステムクロックφに同期して、プログラムカウンタ２２
が１アドレスずつインクリメントをし、データ・ラッチ
２４に内蔵ＲＯＭ３１のデータが順次ラッチされ特定の
ボート２５にデータが圧力され、シングルチップマイク
ロニンピユータ外部の照合用データと比較する事により
、内部ＲＯＭの検査を行っていた。
セット信号により内蔵ＲＯＭ２１のアドレスを指定する
プログラムカウンタ２２がイニシャライズされ、通常ア
ドレス０を指す。そして、内蔵ＲＯＭ２１の読み出しを
可能とするテスト信号ＴＥＳＴがアクティブとなり、シ
ステムクロックφに同期して、プログラムカウンタ２２
が１アドレスずつインクリメントをし、データ・ラッチ
２４に内蔵ＲＯＭ３１のデータが順次ラッチされ特定の
ボート２５にデータが圧力され、シングルチップマイク
ロニンピユータ外部の照合用データと比較する事により
、内部ＲＯＭの検査を行っていた。
〔発明が解決しようとする課題」
１−述した従来の照合テストを実施するために、通常シ
ングツＬ−ｆウグマイクロコンピュータは、テスト信号
入力端子を備えている。このテスト信号入力端子は、独
立している場合もあれば、通常の入力端子と共用してい
る場合もある。
ングツＬ−ｆウグマイクロコンピュータは、テスト信号
入力端子を備えている。このテスト信号入力端子は、独
立している場合もあれば、通常の入力端子と共用してい
る場合もある。
しかし１、上述しまたテスト方法では、第三者がテスト
信号入力端子の働きを知った場合、内蔵ＲＯＭのデータ
が簡単に読み比され、顧客のプログラムデータの機密保
護という点に問題があった。
信号入力端子の働きを知った場合、内蔵ＲＯＭのデータ
が簡単に読み比され、顧客のプログラムデータの機密保
護という点に問題があった。
本発明のマイクロコンピュータのテスト回路は、複数の
テスト信号入力端子と上記入力端子の信号を入力とする
ＰＩＬＡと上記ＰＬＡの出力信号により内蔵ＲＯＭの読
み出し可否を決定する手段とを有している。
テスト信号入力端子と上記入力端子の信号を入力とする
ＰＩＬＡと上記ＰＬＡの出力信号により内蔵ＲＯＭの読
み出し可否を決定する手段とを有している。
すなわち、複数のテスト信号入力端子を顧客８０Ｍデー
タに基づくプｒ、ｊグラマプル・ロジック・アレイ（以
下Ｉ’ＬＡと称す）に入力り１、」、記Ｊ）１゜Ａの出
力によって内蔵ＲＯＭの読み圧しのｂ］否を決定してい
る。
タに基づくプｒ、ｊグラマプル・ロジック・アレイ（以
下Ｉ’ＬＡと称す）に入力り１、」、記Ｊ）１゜Ａの出
力によって内蔵ＲＯＭの読み圧しのｂ］否を決定してい
る。
〔実施例、１
次に、本発明について図面を参照１〜て説明する４第］
図は本発明の一実施例のブロック図である。
図は本発明の一実施例のブロック図である。
プログラムカウンタ１２は、シングルチップマイクロコ
ンピュータのシステムリセット信号ＲＥＳと、システム
クロックφにより制御され、内蔵ＲＯＭＩＩにアドレス
を出力す′る。内蔵ＲＯＭ１１は指定されたアドレスの
データを命令デコーダ］３とデータラッチ１４に出力［
２、データラッチ１４はＡＮＤ回路１６の出力信号に同
期して内蔵Ｒ，０Ｍ１１からのデータを取り込み、ボル
ト１５にデータを出力する。ＡＮＤ回路１６は、システ
ムクロックφとＰＬＡ１７の出力を入力とし５、データ
・ラッチ１４の制御を行なう。
ンピュータのシステムリセット信号ＲＥＳと、システム
クロックφにより制御され、内蔵ＲＯＭＩＩにアドレス
を出力す′る。内蔵ＲＯＭ１１は指定されたアドレスの
データを命令デコーダ］３とデータラッチ１４に出力［
２、データラッチ１４はＡＮＤ回路１６の出力信号に同
期して内蔵Ｒ，０Ｍ１１からのデータを取り込み、ボル
ト１５にデータを出力する。ＡＮＤ回路１６は、システ
ムクロックφとＰＬＡ１７の出力を入力とし５、データ
・ラッチ１４の制御を行なう。
ここで、ＰＬＡ１７は、次の方法により論理が決定され
る。まず第一の方法として、顧客よりＲＯＭデータを受
領する際、オプションとし、て前記Ｐ Ｌ Ａの論理デ
ータを同時に受領する方法がある。
る。まず第一の方法として、顧客よりＲＯＭデータを受
領する際、オプションとし、て前記Ｐ Ｌ Ａの論理デ
ータを同時に受領する方法がある。
また、第二の方法として、顧客ＲＯＭデータに基づき、
あらかじめ設定された手法で前記ＰＬＡの論理データを
算出する方法がある。いずれの場合も、マイクロ・コン
ピュータ製造工程中、ＲＯＭにデータを作り込む工程に
於いて、同時にＰＬＡにデータを設定する。前述の結果
内蔵ＲＯＭの読み出しを実行する為には、テスト信号入
力端子に前記ＰＬＡ論理に基づく顧客固有の信号を入力
する必要が生じる。
あらかじめ設定された手法で前記ＰＬＡの論理データを
算出する方法がある。いずれの場合も、マイクロ・コン
ピュータ製造工程中、ＲＯＭにデータを作り込む工程に
於いて、同時にＰＬＡにデータを設定する。前述の結果
内蔵ＲＯＭの読み出しを実行する為には、テスト信号入
力端子に前記ＰＬＡ論理に基づく顧客固有の信号を入力
する必要が生じる。
し発明の効果〕
以上説明したように、本発明はＲＯＭ照合テスト時、顧
客ＲＯＭデータごとに異なるＰＬＡ論理回路に基づくテ
スト信号入力を複数のテスト信号入力端子に印加する必
要がある為、第３者が容易にマイクロコンピュータ内蔵
のＲＯ，Ｍデータ読み圧しを行なうことができず、ＲＯ
Ｍデータの機密保護が可能となる効果がある。
客ＲＯＭデータごとに異なるＰＬＡ論理回路に基づくテ
スト信号入力を複数のテスト信号入力端子に印加する必
要がある為、第３者が容易にマイクロコンピュータ内蔵
のＲＯ，Ｍデータ読み圧しを行なうことができず、ＲＯ
Ｍデータの機密保護が可能となる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の一例を示すブロック図である。 １１、．２１・・・・・・内蔵ＲＯＭ、ｌ ２，２２・
・・・プログラムカウンタ、１３．２３・・・・・・命
令テコーダ、１４．２４・・・・・・データ・ラッチ、
１５．２５・・・・・・特定のボート、１６．２６・・
・・・・ＡＮ’Ｄ回路、１７・・・・・・ＰＬＡ。 代理人 弁理士 内 原 音 第１図 ２′／ 第２図
従来の一例を示すブロック図である。 １１、．２１・・・・・・内蔵ＲＯＭ、ｌ ２，２２・
・・・プログラムカウンタ、１３．２３・・・・・・命
令テコーダ、１４．２４・・・・・・データ・ラッチ、
１５．２５・・・・・・特定のボート、１６．２６・・
・・・・ＡＮ’Ｄ回路、１７・・・・・・ＰＬＡ。 代理人 弁理士 内 原 音 第１図 ２′／ 第２図
Claims (1)
- 複数のテスト信号入力端子と、該入力端子の信号を入
力とするプログラマブル・ロジックアレイと、該プログ
ラマブル・ロジックアレイの出力信号により、内蔵ＲＯ
Ｍの読み出し可否を決定する手段とを有するマイクロコ
ンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302207A JPH04175831A (ja) | 1990-11-07 | 1990-11-07 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302207A JPH04175831A (ja) | 1990-11-07 | 1990-11-07 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04175831A true JPH04175831A (ja) | 1992-06-23 |
Family
ID=17906241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2302207A Pending JPH04175831A (ja) | 1990-11-07 | 1990-11-07 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04175831A (ja) |
-
1990
- 1990-11-07 JP JP2302207A patent/JPH04175831A/ja active Pending
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