JPH03292700A - Ｒａｍ試験方式 - Google Patents
Ｒａｍ試験方式Info
- Publication number
- JPH03292700A JPH03292700A JP2093848A JP9384890A JPH03292700A JP H03292700 A JPH03292700 A JP H03292700A JP 2093848 A JP2093848 A JP 2093848A JP 9384890 A JP9384890 A JP 9384890A JP H03292700 A JPH03292700 A JP H03292700A
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- JP
- Japan
- Prior art keywords
- ram
- bit
- address
- pattern
- correctly
- Prior art date
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- Pending
Links
- 238000012360 testing method Methods 0.000 title abstract description 5
- 238000010998 test method Methods 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 4
- 238000012790 confirmation Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＡＭ （読み書き可能なメモリ）試験方式に
係シ、特にビット操作によるＲＡＭの動作試験方式に関
するものである。
係シ、特にビット操作によるＲＡＭの動作試験方式に関
するものである。
従来のＲＡＭ試験方式は、ＲＯＭ （読み出し専用メモ
リ）上の機能として、メモリにインクリメントパターン
（１，２，３，４・・・・・という「１」ずつ加算され
たパターン、従来の試験方式のビットパターンの一例を
示す第３図参照）を書き込み、その後、メモリよシ読み
出し次値と書き込んだ値を比べ一致するかどうかを確認
していた。
リ）上の機能として、メモリにインクリメントパターン
（１，２，３，４・・・・・という「１」ずつ加算され
たパターン、従来の試験方式のビットパターンの一例を
示す第３図参照）を書き込み、その後、メモリよシ読み
出し次値と書き込んだ値を比べ一致するかどうかを確認
していた。
上述した従来のＲＡＭ試験方式でｉ、ＲＡＭ に接続さ
れるアドレス線、データ線が正しく接続されているか確
認することはできるが、ＲＡＭ上の１つのアドレスに対
するメモリの各ビットが独立に正しく動作するかどうか
までは完全には確認できなかった。例えば、第３図のア
ドレスのビット４が「１」を書き込んでも、書き込めな
いというような場合、それを見つけることはできないと
いう課題があった。
れるアドレス線、データ線が正しく接続されているか確
認することはできるが、ＲＡＭ上の１つのアドレスに対
するメモリの各ビットが独立に正しく動作するかどうか
までは完全には確認できなかった。例えば、第３図のア
ドレスのビット４が「１」を書き込んでも、書き込めな
いというような場合、それを見つけることはできないと
いう課題があった。
本発明のＲＡＭ試験方式は、中央処理装置とＲＯＭおよ
びＲＡＭ ｔ−有する回路構成において、上記ＲＡＭ上
の機能として、そのＲＡＭに接続されるアドレス線およ
びデータ線の正常性を確認する第１の確認手段と、上記
ＲＡＭ上のそれぞれのアドレスに対するメモリのひとつ
ひとつのビットが正しく動作すること″Ｉｒ確認させる
ため、ビットＯ〜ビット７まで独立にｒｌＪを書き込み
正しくそれが読み出せるかどうか確認する第２の確認手
段を備えてなるものである。
びＲＡＭ ｔ−有する回路構成において、上記ＲＡＭ上
の機能として、そのＲＡＭに接続されるアドレス線およ
びデータ線の正常性を確認する第１の確認手段と、上記
ＲＡＭ上のそれぞれのアドレスに対するメモリのひとつ
ひとつのビットが正しく動作すること″Ｉｒ確認させる
ため、ビットＯ〜ビット７まで独立にｒｌＪを書き込み
正しくそれが読み出せるかどうか確認する第２の確認手
段を備えてなるものである。
本発明においてｆｌ、ＲＡＭの各アドレスがビット単位
まで正しく動作しているかどうか確認する。
まで正しく動作しているかどうか確認する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明によるＲＡＭ試験方式の一実施例を示す
ブロック図である。
ブロック図である。
図において、１１は中央処理装置（ＣＰＵ）、１２はＲ
ＯＭ、 １３はＲＡＭ、１４および１５はＲＡＭ１３に
接続されるアドレス線およびデータ線である。
ＯＭ、 １３はＲＡＭ、１４および１５はＲＡＭ１３に
接続されるアドレス線およびデータ線である。
このように、中央処理装置１１とＲＯＭＩ２およびＲＡ
Ｍ１３を有する回路構成において、ＲＡＭ１３上の機能
として、その８上Ｍ１３に接続されるアドレス線１４お
よびデータ線１５の正常性を確認する手段と、ＲＡＭ１
３上のそれぞれのアドレスに対するメモリのひとつひと
つのビットが正しく動作することを確認させるため、ビ
ットＯ〜ビットＴまで独立に「１」を書き込み正しくそ
れが読み出せるかどうか確認する手段を備えている。
Ｍ１３を有する回路構成において、ＲＡＭ１３上の機能
として、その８上Ｍ１３に接続されるアドレス線１４お
よびデータ線１５の正常性を確認する手段と、ＲＡＭ１
３上のそれぞれのアドレスに対するメモリのひとつひと
つのビットが正しく動作することを確認させるため、ビ
ットＯ〜ビットＴまで独立に「１」を書き込み正しくそ
れが読み出せるかどうか確認する手段を備えている。
第２図は第１図の動作説明に供する説明図で、（＆）は
本発明のＲＡＭ試験方式によるビットパターンの初期値
を示したものであｒ、（ｂ）、（−）はビットパターン
の変化の態様を示したものである。
本発明のＲＡＭ試験方式によるビットパターンの初期値
を示したものであｒ、（ｂ）、（−）はビットパターン
の変化の態様を示したものである。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
まず、第１図に示すような中央処理装置１１とＲＯＭ１
２およびＲＡＭＩ ３を有する回路構成で、第２図（畠
）に示すような１ビットずつ左ヘシフトしていくパター
ンをメモリに書き込み（ＯＸ８０をシフトすると０×０
１にもどるとしておく）、これを読み出して値が一致す
るかどうかを確認する。
２およびＲＡＭＩ ３を有する回路構成で、第２図（畠
）に示すような１ビットずつ左ヘシフトしていくパター
ンをメモリに書き込み（ＯＸ８０をシフトすると０×０
１にもどるとしておく）、これを読み出して値が一致す
るかどうかを確認する。
つぎに、初めのパターンを１ビット左ヘシフトして同様
のテストをする。これを２回から８回繰り返すことによ
り（第２図（ｂ） 、 （ｃ）参照） 、ＲＡＭＩ ３
上の１つのアドレスに対してビットＯ〜７までそれぞれ
のビットが独立に正しく動作することが確認できる。
のテストをする。これを２回から８回繰り返すことによ
り（第２図（ｂ） 、 （ｃ）参照） 、ＲＡＭＩ ３
上の１つのアドレスに対してビットＯ〜７までそれぞれ
のビットが独立に正しく動作することが確認できる。
ここで、特定の１つのビットがすべて１というパターン
（例えばビット０がすべて１というようなパターンで、
２回目はビット１が、３回目はビット２が１になる）を
使用しないのは、あるアドレスに書き込んだものが正し
く、そのアドレスに書き込まれたかどうか判断できるよ
うにするためである。
（例えばビット０がすべて１というようなパターンで、
２回目はビット１が、３回目はビット２が１になる）を
使用しないのは、あるアドレスに書き込んだものが正し
く、そのアドレスに書き込まれたかどうか判断できるよ
うにするためである。
以上説明したように、本発明は、中央処理装置とＲＯＭ
およびＲＡＭを有する回路構成で、ＲＡＭの各アドレス
がビット単位まで正しく動作しているかどうか確認する
ことができる効果がある。
およびＲＡＭを有する回路構成で、ＲＡＭの各アドレス
がビット単位まで正しく動作しているかどうか確認する
ことができる効果がある。
ｇｘ図は本発明によるＲＡＭ試験方式の一実施例を示す
ブロック図、第２図は第１図の動作説明に供する説明図
、第３図は従来のＲＡＭ試験方式のビットパターンの一
例を示す図である。 １１・・・・中央処理装置、１２・・・・ＲＯＭ。 １３・・・＠ＲＡＭ、１４Φφ・・アドレス線、１５・
・・・データ線。
ブロック図、第２図は第１図の動作説明に供する説明図
、第３図は従来のＲＡＭ試験方式のビットパターンの一
例を示す図である。 １１・・・・中央処理装置、１２・・・・ＲＯＭ。 １３・・・＠ＲＡＭ、１４Φφ・・アドレス線、１５・
・・・データ線。
Claims (1)
- 中央処理装置とＲＯＭおよびＲＡＭを有する回路構成に
おいて、前記ＲＡＭ上の機能として、該ＲＡＭに接続さ
れるアドレス線およびデータ線の正常性を確認する第１
の確認手段と、前記ＲＡＭ上のそれぞれのアドレスに対
するメモリのひとつひとつのビットが正しく動作するこ
とを確認させるため、ビット０〜ビット７まで独立に「
１」を書き込み正しくそれが読み出せるかどうか確認す
る第２の確認手段を備えてなることを特徴とするＲＡＭ
試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2093848A JPH03292700A (ja) | 1990-04-11 | 1990-04-11 | Ｒａｍ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2093848A JPH03292700A (ja) | 1990-04-11 | 1990-04-11 | Ｒａｍ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03292700A true JPH03292700A (ja) | 1991-12-24 |
Family
ID=14093828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2093848A Pending JPH03292700A (ja) | 1990-04-11 | 1990-04-11 | Ｒａｍ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03292700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703818A (en) * | 1996-08-26 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
| CN100365787C (zh) * | 2003-07-29 | 2008-01-30 | 华为技术有限公司 | 支持写缓冲的flash内部单元测试方法 |
-
1990
- 1990-04-11 JP JP2093848A patent/JPH03292700A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703818A (en) * | 1996-08-26 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
| CN100365787C (zh) * | 2003-07-29 | 2008-01-30 | 华为技术有限公司 | 支持写缓冲的flash内部单元测试方法 |
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