JPH04179264A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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JPH04179264A
JPH04179264A JP2308208A JP30820890A JPH04179264A JP H04179264 A JPH04179264 A JP H04179264A JP 2308208 A JP2308208 A JP 2308208A JP 30820890 A JP30820890 A JP 30820890A JP H04179264 A JPH04179264 A JP H04179264A
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resin
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chips
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Ryuji Kono
竜治 河野
Asao Nishimura
西村　朝雄
Makoto Kitano
誠 北野
Akihiro Yaguchi
昭弘 矢口
Nae Yoneda
米田　奈柄
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体に係り、特しこ複数の半導体素子をｌｌ
ｌ−・樹脂内に封止し小型化を図るに好適な（６ｊ脂月
止型半専休装置６に関する。
〔従来の技術〕
従来の複数の半導体素子を乍−樹脂内に封１１：　した
樹脂封止型半導体装置は、上記の公開公報に開示されて
いる。
先ず、特開平１−２９５４５４号公報には、２枚の半導
体素子の１！１１路形成血か対向し、両刃の電極パット
同士を直接接合する例か記載されている。
次に、特開平２−２６５８壮公報には、リートル−ｌ＼
の表側と裏側に半導体素子を接合し、それぞれの半導体
素子とり＝１・を両方向からワイヤポンチインクする例
か記載されている。
更に、特開平２　１５６６　Ｑ号公報には、−上記特開
平１−２９５４５４じ公報とほぼ同構成であるが両半専
体素子間に変形防止用樹脂を充填する例が記載されてい
る。
〔発明がｆＷ決しようとする課題〕
上記従来技術のうち、特開平１　２９５４．５４−し公
報と特開平２−１５６６０号公報は、両生導体素子の電
（仇パノＩ−同士を直接接合する製造１−ｌｌｌ”を必
要とし、その工程における歩留まりが低いという点て問
題がある。
また、特開平２−２６５８号公報に関しては、リートフ
レーｌ＼の片側に半導体素子を接合後、或いはワイヤボ
ンティング後に反対側を接合する為、反転する工程を必
要とし、製造工程が複雑になりかつ反対側を接合する時
裏面のワイヤか損傷する問題かある。
また、１−記の公報は何れちり一トフレーｌ、中に設け
られたタフと叶ばれる板材に半導体素子を搭載する構造
である為、タブの厚みたけ半導体装置の厚さが増し半導
体装置を基板に実装した時、高さｊ３向のスペースが減
小し高密度化の妨げとなっている。一方半導体装置の厚
さを一定にする為タブの厚みだけ樹脂の）！Ｉさを薄く
すると、半導体装置を１↓板にはんだ付けする時のよう
な高４１Ｎ状態で樹脂が損傷して組上＋４としての機能
が低１〜し、信頼性に問題が生じる。
−；３− 本発明の［１的は　ｉＩ数の半導体素子を内蔵し７従来
と大きさが変わらない樹脂封＋１−型半導体装置を提供
することにある。
〔課題を解決するための丁段〕
上記目的は、複数の゛悸導体素子と、該半導体装ｆに接
続する金属製ワイヤと、該金属製ワイヤに接続するり−
１へと、前記半導体素子間に配置する絶縁部材とを樹脂
で封止しまた樹脂封止型半導体装置において、前記半導
体素子それぞれの回路形成面か同一方向を向き、卯−の
ト台となる１４　Ｊ痒イ本素了のトに前記絶縁部材を介
し５て他の！Ｆ　４休素了を搭載し、前記絶縁部（Ａ面
上に少なくとも！′ｉｉｒ記り一１への端部を接合し、
［）「記音半導体素子の電極バラ１〜を回路形成面上に
露出し、たことにより達成される４、 （−記目的は、複数の半導体装ｒと、ｉｆ炉１ｆｉ導体
素了−（こ１妄続する金貨−１１ワイヤと、１）亥金属
製ワイヤに接続するり−・１−と、前、紀半導体素子間
に１′（１２置する絶縁部（、（どを樹脂ＣＪ’ｔ　！
Ｌ　Ｌ、た樹脂用＋１−．　’ｆ’！　゛ｌ′導体装置
１′１において、［）１ｆ記゛１′導体素了それぞれの
回路形成面が同一方向を向き、複数の土台となる゛１４
１４置子の１−に前記絶縁部材を介し７て他の半導体素
子を搭載し、前記絶縁部月面上に少なくとも前記り一［
−の端部を接合し、前記各半導体素子の電極パットを回
路形成面上に露出したことにより達成される。
上記［」的は、前記リートの半導体素子側の端部におい
て前記電極パット近傍に切欠き部を設けたことにより達
成される。
上記目的は、前記絶縁部材表面に前記金属製ワイヤと前
記り−１〜を接続する導電パターンを設けたことにより
達成される。
−１；記目的は、前記土台となる半導体装ｒ−［−に搭
載した複数の半導体素子を相互に導電性材料で接続した
ことにより達成される。
〔作用〕
１−記構成によれば、積層した複数の半導体素子の内で
土台となる半導体素子が従来のタフ、即ち半導体素子積
載板に代わる機能を果たすので、１′。
導体装置の厚みが増力１１することを防出できろ。１ま
た、各半導体素子−の回路形成面一トの電極パン１へが
同一方向を向き、全て表面に露出しているので・方向か
らのワイヤホンディングにより各半導体素子の電気的接
続を実施出来るから、リー１−フレー１１を反転する工
程が不要となり製造工程の簡略化と半導体素ｆ及びワイ
ヤの（ｉＩｉ頼性が向」二する。
更に、電極バット近傍のり一１’に設けた切欠き部は、
下側の゛１′：導体素子の電極パッド近傍の空間が拡大
しワイヤポンチインクの生産性を向Ｊ二させる。
〔実施例〕
以十、本発明の実施例を、図を用いて説明する。
第１図は、本発明の第１実施例の、パッケージ製造工程
のうちワイヤホンティング直後の状態を示したものであ
る。土台となる素子１」−には絶縁フィル１３などの締
蒜部材３が配置され、その七からタブの存在しないリー
トフレー１１４、及び素子２が搭載されている。その後
、素子１，２、及びリー１〜４丁２相互間の電気接続を
ワイヤ５により行う。この際、素子１対り−＋：　４　
ｒ−、、素子２対り一１−’・ＩＬ、及び素子１対素子
２と、それぞれ接続の絹み合わせにより両者の高低差が
異るので、プログラム設定］二各組み合わせごと段階的
に電気接続がなされることが望ましい。
またこの例は、特に大容量メモリ等、１枚の素子で形成
した場合にパッケージ面積に対する素子面積が過大とな
る場合に効果がある。
第２図は、第１実施例のパンケージ成形後−幅方向断面
図である。これから明らかなように本発明によれば、リ
−＋：　４　Ｌは素子２と同−面内（絶縁部材３表面）
に配置されているためその厚さは素子２より薄いのでパ
ッケージ全体の厚さを増すことな〈従来のパッケージに
比へ、外形の薄形化を図ることができる。
第３図は、第１図の素子の電極パン１く部分を上面より
拡大して見たものである。このように」−面図において
、リート４Ｌ、あるいは絶縁フィルム３などが、土台と
なる素子］中の電極バラ１−１ｐをＩＷうことのないよ
う、それらの形状や電極バット１ｐの配置を考慮する必
要がある。
第４図は、本発明の第２実施例の、パッケージ′ｙｊ、
造工程のうちワイヤボンティング直後の状態を示したも
のである。第１実施例同様、土台となる素子１」−に絶
縁部材３を配置後、リードフレーム４と共に複数の小型
素子２ａ〜２ｅを搭載しである。その後、それらをワイ
ヤ５にて電気接続したものである。このように本実施例
によれば、汎用的な小素丘が多数内蔵できるため、特に
多機能トライバといったパッケージについて効果がある
。
第５図は、本実施例の第３実施例の、パッケージ製造工
程のうちワイヤポンティング直後の状態を示したもので
ある。搭載した素子その他は第２実施例と同様のもので
、例えば絶縁部材３表面の素子２．′１〜２ｃのすぎ間
にこのように導電パターン（３を設けることにより離才
ｌた位置にある素子対リード４Ｌ、素子対素子といった
電気接続が容易に行えるようになる。
第６図は、本発明の第４実施例のパンケージ幅方向断面
１シ１である。本発明ではこのように、土台に複数の素
子（ｌａ、ｌｂ）か存在していても良く、例えば素子寸
法が図においてＷ１≦Ｗ２＋Ｗ、。
となる場合などにおいて有効で、しかもδを増減させる
ことにより、素子１ａ、ｌｂの電極バット近傍必要最小
限の露出面積を確保することかできる。
第７図は、本発明の第５実施例の、パッケージ製造工程
のうちワイヤボンデインク直後の状態を示したものであ
る。このようにり−＋；４ｒ−内端部の特に、ベースと
なる素子］の電極バラＦ　１　ｐ直」二部に切り欠き、
′スリッＩ・、ホール４丁、Ｋを設けることにより、同
電極バット近傍の露出面積を増加させ同電極パッドにワ
イヤ５接続を行う際、キャピラリかり−１くに接触する
のを防ぐことができる。
以上述へたように本発明によれば、リートフレー％から
タブが排除できるため、複数の素子を従来技術よりも薄
型のパッケージに内蔵することができる。これにより例
えば大容量型メモリの場合、その素子を２枚に分割して
内蔵が可能どなり、必然的にパッケージ幅を２分の１と
することができまた本発明によれば、絶縁部材１−、の
導電パターンを中継して電気接続が行えるので、遠隔地
どうしの接続がｉ＋Ｊ能となり、従って小素子部品の配
置に対する自由度が増大する。。
更に本発明によれば、リー１〜内端部に切り欠きを設け
ることで土台となる素子の電極パラ１く近傍の露出面積
が増加するので、ワイヤボンディング時にキャピラリが
リートと接触するなどの不都合が防＋、）できる。
〔発明の効果〕
本発明によれば、リートフレーｌいからタブを排除出来
るので、その厚みだけ半導体を更に積層し半導体装置の
幅方向の寸法増加を防止し、それにより従来の半導体装
置との互換性が得られる。
また、電極パットが同一方向を向き、全て回路形成面に
露出しているので・方向からのワイヤボンディングによ
り各半導体素子の電気的接続を実施出来るから、リード
フレームを反転する工程が不要となり製造上程の簡略化
と半導体素子及びワイヤの信頼性が向Ｉ−する。
更に、電極パッド近傍のリードに設けた切欠き部は、下
側の半導体素子の電極パッド近傍の空間が拡大しワイヤ
ボンディングの能率を白子させる。
４．１聞而の簡Ｑｊな説明 第１図は本発明の第１一実施例に係るワイヤボンディン
グ後の半導体装置の斜視図、第２図は第１図に示した半
導体装置の成型後の縦１リテ面、第２３図は第１図に示
した半導体装置の電極パラＩ・部分の拡大平面図、第４
図は本発明の第２実施例に係るワイヤボンデインク後の
半導体装置の斜視図、第５図は本発明の第３実施例に係
るワイヤホンティング後の半導体装置の斜視図、第６図
は本発明の第４実施例に係る半導体装置の成型後の縦断
面、第７図は本発明の第５実施例に係る電極パット部分
の拡大平面図である。
１・・素子、１ｐ　素子の電極パット、２　素子、３　
絶縁部材、４　リーＩへフレーム、４、　Ｉ−４リード
、４　Ｔ−、Ｋ　　切り欠き、５　ワイヤ、６　導体パ
ターン

Claims (1)

  1. 【特許請求の範囲】 １、複数の半導体素子と、該半導体素子に接続する金属
    製ワイヤと、該金属製ワイヤに接続するリードと、前記
    半導体素子間に配置する絶縁部材とを樹脂で封止した樹
    脂封止型半導体装置において、前記半導体素子それぞれ
    の回路形成面が同一方向を向き、単一の土台となる半導
    体素子の上に前記絶縁部材を介して他の半導体素子を搭
    載し、前記絶縁部材面上に少なくとも前記リードの端部
    を接合し、前記各半導体素子の電極パッドを回路形成面
    上に露出したことを特徴とする樹脂封止型半導体装置。 ２、複数の半導体素子と、該半導体素子に接続する金属
    製ワイヤと、該金属製ワイヤに接続するリードと、前記
    半導体素子間に配置する絶縁部材とを樹脂で封止した樹
    脂封止型半導体装置において、前記半導体素子それぞれ
    の回路形成面が同一方向を向き、複数の土台となる半導
    体素子の上に前記絶縁部材を介して他の半導体素子を搭
    載し、前記絶縁部材面上に少なくとも前記リードの端部
    を接合し、前記各半導体素子の電極パッドを回路形成面
    上に露出したことを特徴とする樹脂封止型半導体装置。 ３、前記リードの半導体素子側の端部において前記電極
    パッド近傍に切欠き部を設けたことを特徴とする特許請
    求の範囲第１項または第２項に記載の樹脂封止型半導体
    装置。 ４、前記絶縁部材表面に前記金属製ワイヤと前記リード
    を接続する導電パターンを設けたことを特徴とする特許
    請求の範囲第１項から第３項のうち何れか１項に記載の
    樹脂封止型半導体装置。 ５、前記土台となる半導体素子上に搭載した複数の半導
    体素子を相互に導電性材料で接続したことを特徴とする
    特許請求の範囲第１項に記載の樹脂封止型半導体装置。
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KR1019910019821A KR950012921B1 (ko) 1990-11-14 1991-11-08 수지봉지형 반도체장치
US08/068,319 US5347429A (en) 1990-11-14 1993-05-28 Plastic-molded-type semiconductor device

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265760B1 (en) 1998-05-01 2001-07-24 Nec Corporation Semiconductor device, and semiconductor device with die pad and protruding chip lead frame and method of manufacturing the same
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3011510B2 (ja) * 1990-12-20 2000-02-21 株式会社東芝 相互連結回路基板を有する半導体装置およびその製造方法
US5479051A (en) * 1992-10-09 1995-12-26 Fujitsu Limited Semiconductor device having a plurality of semiconductor chips
US6205654B1 (en) 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
JPH0714976A (ja) * 1993-06-24 1995-01-17 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置
US5821457A (en) * 1994-03-11 1998-10-13 The Panda Project Semiconductor die carrier having a dielectric epoxy between adjacent leads
US6339191B1 (en) 1994-03-11 2002-01-15 Silicon Bandwidth Inc. Prefabricated semiconductor chip carrier
US5824950A (en) * 1994-03-11 1998-10-20 The Panda Project Low profile semiconductor die carrier
US5615475A (en) * 1995-01-30 1997-04-01 Staktek Corporation Method of manufacturing an integrated package having a pair of die on a common lead frame
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes
US6198136B1 (en) * 1996-03-19 2001-03-06 International Business Machines Corporation Support chips for buffer circuits
US6037661A (en) * 1996-12-20 2000-03-14 International Business Machines Multichip module
US5814881A (en) * 1996-12-20 1998-09-29 Lsi Logic Corporation Stacked integrated chip package and method of making same
US6016256A (en) 1997-11-14 2000-01-18 The Panda Project Multi-chip module having interconnect dies
US6175149B1 (en) * 1998-02-13 2001-01-16 Micron Technology, Inc. Mounting multiple semiconductor dies in a package
US6141869A (en) * 1998-10-26 2000-11-07 Silicon Bandwidth, Inc. Apparatus for and method of manufacturing a semiconductor die carrier
JP4097403B2 (ja) * 1998-12-02 2008-06-11 株式会社ルネサステクノロジ 半導体装置
US6118176A (en) * 1999-04-26 2000-09-12 Advanced Semiconductor Engineering, Inc. Stacked chip assembly utilizing a lead frame
JP3575001B2 (ja) 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3398721B2 (ja) 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
USRE40112E1 (en) 1999-05-20 2008-02-26 Amkor Technology, Inc. Semiconductor package and method for fabricating the same
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
US6572387B2 (en) 1999-09-24 2003-06-03 Staktek Group, L.P. Flexible circuit connector for stacked chip module
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
US6414396B1 (en) 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
KR100559664B1 (ko) 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
US6552416B1 (en) 2000-09-08 2003-04-22 Amkor Technology, Inc. Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring
US6608763B1 (en) 2000-09-15 2003-08-19 Staktek Group L.P. Stacking system and method
KR100401020B1 (ko) 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US6462408B1 (en) 2001-03-27 2002-10-08 Staktek Group, L.P. Contact member stacking system and method
KR100411811B1 (ko) * 2001-04-02 2003-12-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6603072B1 (en) 2001-04-06 2003-08-05 Amkor Technology, Inc. Making leadframe semiconductor packages with stacked dies and interconnecting interposer
US6791166B1 (en) 2001-04-09 2004-09-14 Amkor Technology, Inc. Stackable lead frame package using exposed internal lead traces
US6552275B2 (en) * 2001-04-16 2003-04-22 Intel Corporation Surface mount component
US20030006494A1 (en) * 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
US20050156322A1 (en) * 2001-08-31 2005-07-21 Smith Lee J. Thin semiconductor package including stacked dies
US6555917B1 (en) 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
US6946323B1 (en) 2001-11-02 2005-09-20 Amkor Technology, Inc. Semiconductor package having one or more die stacked on a prepackaged device and method therefor
US6737750B1 (en) 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US6784534B1 (en) 2002-02-06 2004-08-31 Amkor Technology, Inc. Thin integrated circuit package having an optically transparent window
US6982485B1 (en) 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
US7154171B1 (en) 2002-02-22 2006-12-26 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
US6683795B1 (en) 2002-04-10 2004-01-27 Amkor Technology, Inc. Shield cap and semiconductor package including shield cap
US7042072B1 (en) 2002-08-02 2006-05-09 Amkor Technology, Inc. Semiconductor package and method of manufacturing the same which reduces warpage
US6747352B1 (en) 2002-08-19 2004-06-08 Amkor Technology, Inc. Integrated circuit having multiple power/ground connections to a single external terminal
US6879047B1 (en) 2003-02-19 2005-04-12 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
WO2005055320A1 (en) * 2003-12-03 2005-06-16 Koninklijke Philips Electronics N.V. Integrated circuit package and leadframe
US20070052079A1 (en) * 2005-09-07 2007-03-08 Macronix International Co., Ltd. Multi-chip stacking package structure
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
US8252615B2 (en) * 2006-12-22 2012-08-28 Stats Chippac Ltd. Integrated circuit package system employing mold flash prevention technology
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US8852986B2 (en) * 2007-05-16 2014-10-07 Stats Chippac Ltd. Integrated circuit package system employing resilient member mold system technology
US8951847B2 (en) 2012-01-18 2015-02-10 Intersil Americas LLC Package leadframe for dual side assembly

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5339891A (en) * 1976-09-24 1978-04-12 Nec Corp Semiconductor integrated circuit device
JPS54144872A (en) * 1978-05-04 1979-11-12 Omron Tateisi Electronics Co Electronic circuit device
JPS58130553A (ja) * 1982-01-29 1983-08-04 Toshiba Corp 半導体装置
US4722027A (en) * 1985-08-09 1988-01-26 Toko Inc. Hybrid circuit device
JPS63152160A (ja) * 1986-12-17 1988-06-24 Sumitomo Electric Ind Ltd 半導体装置用リ−ドフレ−ム
EP0284820A3 (en) * 1987-03-04 1989-03-08 Canon Kabushiki Kaisha Electrically connecting member, and electric circuit member and electric circuit device with the connecting member
JPH02201942A (ja) * 1989-01-30 1990-08-10 Fuji Electric Co Ltd 樹脂封止半導体装置
JPH03109760A (ja) * 1989-09-25 1991-05-09 Sharp Corp 半導体装置
US5012323A (en) * 1989-11-20 1991-04-30 Micron Technology, Inc. Double-die semiconductor package having a back-bonded die and a face-bonded die interconnected on a single leadframe
JPH03261153A (ja) * 1990-03-09 1991-11-21 Mitsubishi Electric Corp 半導体装置用パッケージ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265760B1 (en) 1998-05-01 2001-07-24 Nec Corporation Semiconductor device, and semiconductor device with die pad and protruding chip lead frame and method of manufacturing the same
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module

Also Published As

Publication number Publication date
KR950012921B1 (ko) 1995-10-23
US5347429A (en) 1994-09-13
KR920010853A (ko) 1992-06-27

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