JPH04180648A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
- Publication number
- JPH04180648A JPH04180648A JP2310201A JP31020190A JPH04180648A JP H04180648 A JPH04180648 A JP H04180648A JP 2310201 A JP2310201 A JP 2310201A JP 31020190 A JP31020190 A JP 31020190A JP H04180648 A JPH04180648 A JP H04180648A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- substrate
- isolation
- polycrystalline silicon
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
- H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
- H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
- H10P50/267—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
- H10P90/1914—Preparing SOI wafers using bonding
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、単結晶シリコンを支持体とする半導体集積回
路用の誘電体分離基板の製造方法の改良に関する。
路用の誘電体分離基板の製造方法の改良に関する。
[従来の技術]
一般に半導体集積回路においては、一つの基板中にトラ
ンジスタ、ダイオード、抵抗等の集積回路素子が形成さ
れるため、これらの集積回路素子を電気的に絶縁分離す
る必要がある。その素子分離の方法としては、PN接合
分離、誘電体分離等があり、誘電体分離はPN接合分離
と比べて絶縁性が高く、寄生容量が少ない等の利点があ
り、高耐圧、大容量かつ高速の半導体集積回路の製造が
可能となるため、その利用が注目されている。
ンジスタ、ダイオード、抵抗等の集積回路素子が形成さ
れるため、これらの集積回路素子を電気的に絶縁分離す
る必要がある。その素子分離の方法としては、PN接合
分離、誘電体分離等があり、誘電体分離はPN接合分離
と比べて絶縁性が高く、寄生容量が少ない等の利点があ
り、高耐圧、大容量かつ高速の半導体集積回路の製造が
可能となるため、その利用が注目されている。
また、誘電体分離では、多結晶シリコン堆積型誘電体分
離基板と接合型誘電体分離基板があるが、多結晶シリコ
ン堆積型誘電体分離基板では、多結晶シリコンを500
μm程度の膜厚まで堆積しなければならず、長時間を要
し、またコスト高となり、さらに堆積時に多結晶シリコ
ンの収縮により基板に反りが生ずる等の欠点があった。
離基板と接合型誘電体分離基板があるが、多結晶シリコ
ン堆積型誘電体分離基板では、多結晶シリコンを500
μm程度の膜厚まで堆積しなければならず、長時間を要
し、またコスト高となり、さらに堆積時に多結晶シリコ
ンの収縮により基板に反りが生ずる等の欠点があった。
一方、接合型誘電体分離基板ではこれらの欠点がなく、
また大口径の基板にも対応できるので利用価値が高い。
また大口径の基板にも対応できるので利用価値が高い。
従来の接合型誘電体分離基板の製造方法としては、酸化
膜を形成した単結晶シリコン基板に他の単結晶シリコン
基板を酸化膜を介して接合した後、単結晶シリコン基板
を研削・研磨し、メサエッチにより分離溝を形成した後
、分離酸化膜を形成し、その上に多結晶シリコンを溝深
さよりも厚く堆積させ溝を完全に埋めた後、余分な多結
晶シリコン層を分離溝以外の領域の酸化膜が露出するま
で研磨した後、弗酸によってその露出酸化膜をエツチン
グ除去する方法であった。
膜を形成した単結晶シリコン基板に他の単結晶シリコン
基板を酸化膜を介して接合した後、単結晶シリコン基板
を研削・研磨し、メサエッチにより分離溝を形成した後
、分離酸化膜を形成し、その上に多結晶シリコンを溝深
さよりも厚く堆積させ溝を完全に埋めた後、余分な多結
晶シリコン層を分離溝以外の領域の酸化膜が露出するま
で研磨した後、弗酸によってその露出酸化膜をエツチン
グ除去する方法であった。
[発明が解決しようとする課題]
ところが、前述の方法では、弗酸にて酸化膜を除去する
と、第2図に示すように多結晶シリコン層10が角状に
突出した構造となって段差を生じる。このような誘電体
分離基板を用いて半導体装置を製造すると、この突出部
が工程中で欠損してパーティクルが発生したり、また素
子形成後の配線の不連続又は断線を招(恐れがある。
と、第2図に示すように多結晶シリコン層10が角状に
突出した構造となって段差を生じる。このような誘電体
分離基板を用いて半導体装置を製造すると、この突出部
が工程中で欠損してパーティクルが発生したり、また素
子形成後の配線の不連続又は断線を招(恐れがある。
本発明は上記の点を解決しようとするもので、その目的
は多結晶シリコン層の突出部がないような誘電体分離基
板の製造方法を提供することにある。
は多結晶シリコン層の突出部がないような誘電体分離基
板の製造方法を提供することにある。
[課題を解決するための手段]
本発明は、単結晶シリコンを支持体とする接合型誘電体
分離基板の製造方法において、第1の単結晶シリコン基
板の少なくとも一主面に酸化膜を形成する工程と、該酸
化膜をサンドイッチ状に挟むようにして第1の単結晶シ
リコン基板と第2の単結晶シリコン基板を接合する工程
と、第1の単結晶シリコン基板を所定の厚みまで研削・
研磨する工程と、第1の単結晶シリコン基板の研磨面に
該酸化膜に達する分離溝を形成する工程と、該分離溝の
内壁を含む基板全面に酸化膜を形成する工程と、該分離
酸化膜上に多結晶シリコン層を形成する工程と、該多結
晶シリコン層を分離溝以外の領域の該酸化膜が露出する
まで研削・研磨する工程と、該分離溝内の多結晶シリコ
ンを弗硝酸でエツチングする工程と、該分離溝以外の領
域の酸化膜を弗酸で除去する工程とからなることを特徴
とする誘電体分離基板の製造方法に関する。
分離基板の製造方法において、第1の単結晶シリコン基
板の少なくとも一主面に酸化膜を形成する工程と、該酸
化膜をサンドイッチ状に挟むようにして第1の単結晶シ
リコン基板と第2の単結晶シリコン基板を接合する工程
と、第1の単結晶シリコン基板を所定の厚みまで研削・
研磨する工程と、第1の単結晶シリコン基板の研磨面に
該酸化膜に達する分離溝を形成する工程と、該分離溝の
内壁を含む基板全面に酸化膜を形成する工程と、該分離
酸化膜上に多結晶シリコン層を形成する工程と、該多結
晶シリコン層を分離溝以外の領域の該酸化膜が露出する
まで研削・研磨する工程と、該分離溝内の多結晶シリコ
ンを弗硝酸でエツチングする工程と、該分離溝以外の領
域の酸化膜を弗酸で除去する工程とからなることを特徴
とする誘電体分離基板の製造方法に関する。
[作用]
分離溝が形成され、かつ支持体としての単結晶基板が接
合された状態で多結晶シリコンを堆積し、分離溝以外の
領域の酸化膜が露出するまで研削・研磨した後、本発明
においては、まず予め弗硝酸にて分離溝上の多結晶シリ
コンを分離酸化膜厚と同等程度エツチングし、続いて弗
酸にて分離溝以外の領域の酸化膜を除去する。これによ
り多結晶シリコンの突出を防止できるので、この誘電体
分離基板を使用して半導体装置を製造する際に、多結晶
シリコンの突出部の欠損によるパーティクルの発生や素
子形成後の配線の断線を防止することができる。
合された状態で多結晶シリコンを堆積し、分離溝以外の
領域の酸化膜が露出するまで研削・研磨した後、本発明
においては、まず予め弗硝酸にて分離溝上の多結晶シリ
コンを分離酸化膜厚と同等程度エツチングし、続いて弗
酸にて分離溝以外の領域の酸化膜を除去する。これによ
り多結晶シリコンの突出を防止できるので、この誘電体
分離基板を使用して半導体装置を製造する際に、多結晶
シリコンの突出部の欠損によるパーティクルの発生や素
子形成後の配線の断線を防止することができる。
[実施例]
次に本発明を実施例に基づいて説明する。
本発明の誘電体分離基板の製造工程を第1図(a)〜(
k)に示す。
k)に示す。
まず、第1図(a)に示すような厚さ525μ国、直径
10hm、面方位(100)の鏡面研磨されたN型の単
結晶シリコン基板1を用い、単結晶シリコン基板1にs
bを拡散させて03層2を形成する(第1図(b))。
10hm、面方位(100)の鏡面研磨されたN型の単
結晶シリコン基板1を用い、単結晶シリコン基板1にs
bを拡散させて03層2を形成する(第1図(b))。
その後、熱酸化により膜厚的2μmの酸化膜3を設ける
(第1図(c))。
(第1図(c))。
次に、この基板に厚さ525μ層、面方位(100)の
鏡面研磨されたN型の単結晶シリコン基板4を酸化膜を
挟むようにして密着させて、200℃以上の温度で熱処
理することにより接合する(第1図(d))。次に単結
晶シリコン基板1を30μ園の厚さになるまで研削・研
磨する(第1図(e))。
鏡面研磨されたN型の単結晶シリコン基板4を酸化膜を
挟むようにして密着させて、200℃以上の温度で熱処
理することにより接合する(第1図(d))。次に単結
晶シリコン基板1を30μ園の厚さになるまで研削・研
磨する(第1図(e))。
その後、マスク材として膜厚的0,6μmのフォトリソ
用酸化膜5を形成した後、ガラスマスクを用いてPEP
工程により酸化膜5の一部を開口する(第1図(f))
。
用酸化膜5を形成した後、ガラスマスクを用いてPEP
工程により酸化膜5の一部を開口する(第1図(f))
。
次に、KOHを主成分とするアルカリ性エツチング液を
用いて約80℃での異方性エツチングを行い、幅48μ
■、深さ30μmの分離溝6を形成する(第1図(g)
)。
用いて約80℃での異方性エツチングを行い、幅48μ
■、深さ30μmの分離溝6を形成する(第1図(g)
)。
次に熱酸化により酸化膜7を形成した後、この上に11
50℃で多結晶シリコンを堆積させて多結晶シリコン層
8を形成する(第1図(h))。次に多結晶シリコン層
8を分離溝以外の領域の酸化膜7が露出するまで研削・
研磨する(第1図(i))。次に該露出酸化膜をマスク
としてエツチング液にて多結晶シリコン層8をわずかに
エツチングする(第1図(j))、このエツチングは次
の工程で該露出酸化膜7を除去し、単結晶島を完成させ
た時、前記したように多結晶シリコン層8が角状に突出
した構造となって段差を生じ、この多結晶シリコン層8
の欠損によるパーティクルの発生や配線の断線の原因と
なるため、これを防止するものであり、該露出酸化膜7
の除去前に予め多結晶シリコン層8をわずかにエツチン
グする。
50℃で多結晶シリコンを堆積させて多結晶シリコン層
8を形成する(第1図(h))。次に多結晶シリコン層
8を分離溝以外の領域の酸化膜7が露出するまで研削・
研磨する(第1図(i))。次に該露出酸化膜をマスク
としてエツチング液にて多結晶シリコン層8をわずかに
エツチングする(第1図(j))、このエツチングは次
の工程で該露出酸化膜7を除去し、単結晶島を完成させ
た時、前記したように多結晶シリコン層8が角状に突出
した構造となって段差を生じ、この多結晶シリコン層8
の欠損によるパーティクルの発生や配線の断線の原因と
なるため、これを防止するものであり、該露出酸化膜7
の除去前に予め多結晶シリコン層8をわずかにエツチン
グする。
本発明のエツチング液としては、弗硝酸が使用され、特
に有機酸含有の弗硝酸が好ましく、該露出酸化膜7をほ
とんど溶解せずに多結晶シリコン層8のみを選択的にエ
ツチングできる。また有機酸を含有することにより、温
和なエツチングとなりさらにエツチングの選択性が良好
となる。また弗硝酸は弗酸(50重量%)と硝酸(61
重量%)の混合物であり、その混合体積比は1:10か
ら1:100が適当である。
に有機酸含有の弗硝酸が好ましく、該露出酸化膜7をほ
とんど溶解せずに多結晶シリコン層8のみを選択的にエ
ツチングできる。また有機酸を含有することにより、温
和なエツチングとなりさらにエツチングの選択性が良好
となる。また弗硝酸は弗酸(50重量%)と硝酸(61
重量%)の混合物であり、その混合体積比は1:10か
ら1:100が適当である。
また上記弗硝酸に含有させる有機酸としては、例えば、
酢酸、プロピオン酸、酪酸等が挙げられ、その含有比は
上記弗硝酸1に対して0〜2が適当である。また多結晶
シリコン層8のエツチングの厚さ(エツチング代)とし
ては、分離酸化膜厚と同程度が好ましく、エツチングの
厚さが分離酸化膜厚未満の場合、酸化膜を除去した時の
多結晶シリコン層の突出を防止することができず、エツ
チングの厚さが分離酸化膜厚を超える場合、酸化膜を除
去した時に多結晶シリコン層のくぼみが大きくなってし
まう。
酢酸、プロピオン酸、酪酸等が挙げられ、その含有比は
上記弗硝酸1に対して0〜2が適当である。また多結晶
シリコン層8のエツチングの厚さ(エツチング代)とし
ては、分離酸化膜厚と同程度が好ましく、エツチングの
厚さが分離酸化膜厚未満の場合、酸化膜を除去した時の
多結晶シリコン層の突出を防止することができず、エツ
チングの厚さが分離酸化膜厚を超える場合、酸化膜を除
去した時に多結晶シリコン層のくぼみが大きくなってし
まう。
本発明では、例えば、50重量%の弗酸1に対して61
重量%の硝酸30の割合で混合したエツチング液を用い
て2分間浸漬して多結晶シリコン層をエツチングし、こ
の時の多結晶シリコン層と酸化膜のエツチングされた膜
厚はそれぞれ1.8μlと0.03μ■であった。
重量%の硝酸30の割合で混合したエツチング液を用い
て2分間浸漬して多結晶シリコン層をエツチングし、こ
の時の多結晶シリコン層と酸化膜のエツチングされた膜
厚はそれぞれ1.8μlと0.03μ■であった。
最後に酸化膜7を弗酸にて除去して誘電体分離基板9を
得る(第1図(j))、ここで弗酸は多結晶シリコンを
エツチングせず、酸化膜のみをエツチングするため、得
られる誘電体分離基板9の表面は、多結晶シリコンが突
出することなく、なだらかなくぼみを有し、単結晶シリ
コンと多結晶シリコンとが完全に分離された状態となる
。
得る(第1図(j))、ここで弗酸は多結晶シリコンを
エツチングせず、酸化膜のみをエツチングするため、得
られる誘電体分離基板9の表面は、多結晶シリコンが突
出することなく、なだらかなくぼみを有し、単結晶シリ
コンと多結晶シリコンとが完全に分離された状態となる
。
単結晶基板1及び4の直径を125〜15oIllII
+、厚さを625〜700μ瓢と変えたとしても実施例
と全く同じく多結晶シリコンが突出しない誘電体分離基
板が得られる。
+、厚さを625〜700μ瓢と変えたとしても実施例
と全く同じく多結晶シリコンが突出しない誘電体分離基
板が得られる。
[発明の効果]
以上の説明で明らかなように本発明の誘電体分離基板の
製造方法では、多結晶シリコンの突出や窪みの少ない誘
電体分離基板を製造することができるので、多結晶シリ
コンの欠損によるパーティクルの発生や配線の断線が生
ずることがな(良好に半導体装置を製造することが可能
になる。
製造方法では、多結晶シリコンの突出や窪みの少ない誘
電体分離基板を製造することができるので、多結晶シリ
コンの欠損によるパーティクルの発生や配線の断線が生
ずることがな(良好に半導体装置を製造することが可能
になる。
第1図は本発明の誘電体分離基板の製造工程を示す断面
図、第2図は従来の製造方法による多結晶シリコンの突
出を示す断面図である。 1・・・単結晶シリコン基板、2・・・N゛層、3・・
・酸化膜、4・・・単結晶シリコン基板、5・・・酸化
膜、6・・・分離溝、7・・・酸化膜、8・・・多結晶
シリコク層、9・・・誘電体分離基板、lO・・・多結
晶シリコン層、11・・・酸化膜、12・・・単結晶シ
リコン基板。 5酸イ喋 第 1 図(その2) 平成3年6月28日
図、第2図は従来の製造方法による多結晶シリコンの突
出を示す断面図である。 1・・・単結晶シリコン基板、2・・・N゛層、3・・
・酸化膜、4・・・単結晶シリコン基板、5・・・酸化
膜、6・・・分離溝、7・・・酸化膜、8・・・多結晶
シリコク層、9・・・誘電体分離基板、lO・・・多結
晶シリコン層、11・・・酸化膜、12・・・単結晶シ
リコン基板。 5酸イ喋 第 1 図(その2) 平成3年6月28日
Claims (2)
- (1)単結晶シリコンを支持体とする接合型誘電体分離
基板の製造方法において、第1の単結晶シリコン基板の
少なくとも一主面に酸化膜を形成する工程と、該酸化膜
をサンドイッチ状に挟むようにして第1の単結晶シリコ
ン基板と第2の単結晶シリコン基板を接合する工程と、
第1の単結晶シリコン基板を所定の厚みまで研削・研磨
する工程と、第1の単結晶シリコン基板の研磨面に該酸
化膜に達する分離溝を形成する工程と、該分離溝の内壁
を含む基板全面に酸化膜を形成する工程と、該分離酸化
膜溝上に多結晶シリコン層を形成する工程と、該多結晶
シリコン層を分離溝以外の領域の該酸化膜が露出するま
で研削・研磨する工程と、該分離溝内の多結晶シリコン
を弗硝酸でエッチングする工程と、該分離溝以外の領域
の酸化膜を弗酸で除去する工程とからなることを特徴と
する誘電体分離基板の製造方法。 - (2)弗酸(50重量%)と、硝酸(61重量%)の混
合物体積比1:10及至1:100の混酸1(体積比)
に対し、酢酸、プロピオン酸、酪酸の何れか1種または
それらの混液を0.2〜2(体積比)の割合で混合し、
かかる混合液をエッチング液として用いることを特徴と
する請求項1記載の誘電体分離基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310201A JPH0770589B2 (ja) | 1990-11-15 | 1990-11-15 | 誘電体分離基板の製造方法 |
| DE69124773T DE69124773T2 (de) | 1990-11-15 | 1991-11-05 | Verfahren zur Herstellung eines Substrates mit dielektrischer Trennung |
| EP91310218A EP0486201B1 (en) | 1990-11-15 | 1991-11-05 | Method for production of a dielectric-separation substrate |
| US07/791,518 US5124274A (en) | 1990-11-15 | 1991-11-14 | Method for production of dielectric-separation substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310201A JPH0770589B2 (ja) | 1990-11-15 | 1990-11-15 | 誘電体分離基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04180648A true JPH04180648A (ja) | 1992-06-26 |
| JPH0770589B2 JPH0770589B2 (ja) | 1995-07-31 |
Family
ID=18002399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2310201A Expired - Lifetime JPH0770589B2 (ja) | 1990-11-15 | 1990-11-15 | 誘電体分離基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5124274A (ja) |
| EP (1) | EP0486201B1 (ja) |
| JP (1) | JPH0770589B2 (ja) |
| DE (1) | DE69124773T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151574A (ja) * | 1992-11-12 | 1994-05-31 | Nec Corp | 半導体装置用誘電体分離基板 |
| US5318663A (en) * | 1992-12-23 | 1994-06-07 | International Business Machines Corporation | Method for thinning SOI films having improved thickness uniformity |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5540810A (en) * | 1992-12-11 | 1996-07-30 | Micron Technology Inc. | IC mechanical planarization process incorporating two slurry compositions for faster material removal times |
| US5262346A (en) * | 1992-12-16 | 1993-11-16 | International Business Machines Corporation | Nitride polish stop for forming SOI wafers |
| KR940016630A (ko) * | 1992-12-23 | 1994-07-23 | 프레데릭 얀 스미트 | 반도체 장치 및 제조방법 |
| JPH07326664A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | ウエハの誘電体分離溝の充填方法 |
| JPH07326663A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | ウエハの誘電体分離方法 |
| US5436190A (en) * | 1994-11-23 | 1995-07-25 | United Microelectronics Corporation | Method for fabricating semiconductor device isolation using double oxide spacers |
| WO2006062906A1 (en) | 2004-12-07 | 2006-06-15 | Griffin Analytical Technologies | Apparatus and method for mobile collection of atmospheric sample for chemical analysis |
| CN100468029C (zh) * | 2005-03-03 | 2009-03-11 | 清华大学 | 标准漏孔及其制作方法 |
| US20070207622A1 (en) * | 2006-02-23 | 2007-09-06 | Micron Technology, Inc. | Highly selective doped oxide etchant |
| US8176801B2 (en) | 2006-12-22 | 2012-05-15 | Griffin Analytical Technology, L.L.C. | Interface port for connection of a sampling device to an analytical instrument |
| CA2636409A1 (en) * | 2007-06-29 | 2008-12-29 | Matthew D. Briscoe | Apparatus for mobile collection of atmospheric sample for chemical analysis |
| US9287123B2 (en) | 2014-04-28 | 2016-03-15 | Varian Semiconductor Equipment Associates, Inc. | Techniques for forming angled structures for reduced defects in heteroepitaxy of semiconductor films |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969168A (en) * | 1974-02-28 | 1976-07-13 | Motorola, Inc. | Method for filling grooves and moats used on semiconductor devices |
| JPS5534442A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Preparation of semiconductor device |
| US4269636A (en) * | 1978-12-29 | 1981-05-26 | Harris Corporation | Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking |
| US4255207A (en) * | 1979-04-09 | 1981-03-10 | Harris Corporation | Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation |
| US4554728A (en) * | 1984-06-27 | 1985-11-26 | International Business Machines Corporation | Simplified planarization process for polysilicon filled trenches |
| US4851078A (en) * | 1987-06-29 | 1989-07-25 | Harris Corporation | Dielectric isolation process using double wafer bonding |
| KR910009318B1 (ko) * | 1987-09-08 | 1991-11-09 | 미쓰비시 뎅끼 가부시기가이샤 | 반도체 장치의 제조 및 고내압 파묻음 절연막 형성방법 |
-
1990
- 1990-11-15 JP JP2310201A patent/JPH0770589B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-05 DE DE69124773T patent/DE69124773T2/de not_active Expired - Fee Related
- 1991-11-05 EP EP91310218A patent/EP0486201B1/en not_active Expired - Lifetime
- 1991-11-14 US US07/791,518 patent/US5124274A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151574A (ja) * | 1992-11-12 | 1994-05-31 | Nec Corp | 半導体装置用誘電体分離基板 |
| US5318663A (en) * | 1992-12-23 | 1994-06-07 | International Business Machines Corporation | Method for thinning SOI films having improved thickness uniformity |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0486201A3 (en) | 1993-02-10 |
| DE69124773T2 (de) | 1997-09-18 |
| EP0486201B1 (en) | 1997-02-26 |
| EP0486201A2 (en) | 1992-05-20 |
| DE69124773D1 (de) | 1997-04-03 |
| US5124274A (en) | 1992-06-23 |
| JPH0770589B2 (ja) | 1995-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2685819B2 (ja) | 誘電体分離半導体基板とその製造方法 | |
| US5340435A (en) | Bonded wafer and method of manufacturing it | |
| JPH04106932A (ja) | バイポーラトランジスタの製造方法 | |
| JPH04180648A (ja) | 誘電体分離基板の製造方法 | |
| JPH10233351A (ja) | 半導体基板の構造および製造方法 | |
| JPH0312775B2 (ja) | ||
| US5844294A (en) | Semiconductor substrate with SOI structure | |
| JP2794702B2 (ja) | 半導体装置の製造方法 | |
| JPH0682753B2 (ja) | 半導体装置の製造方法 | |
| JPS63246841A (ja) | シリコン結晶体の誘電体分離法 | |
| JPS6354740A (ja) | 集積回路基板の製造方法 | |
| JPH01259546A (ja) | 半導体装置の製造方法 | |
| JPS61182242A (ja) | 半導体装置の製造方法 | |
| JPH04199632A (ja) | Soiウエハ及びその製造方法 | |
| JPH04206757A (ja) | 半導体基板の製造方法 | |
| JP2586422B2 (ja) | 誘電体分離型複合集積回路装置の製造方法 | |
| JPS6362252A (ja) | 誘電体絶縁分離基板の製造方法 | |
| JPS6358817A (ja) | 複合半導体結晶体構造 | |
| JPH0754826B2 (ja) | 半導体装置の製造方法 | |
| JPH01305534A (ja) | 半導体基板の製造方法 | |
| JPH03104224A (ja) | 半導体装置の製造方法 | |
| JPS61133641A (ja) | 半導体装置の製造方法 | |
| JP2674533B2 (ja) | Soi基板及びこれを用いた半導体装置とその製造方法 | |
| JP3165735B2 (ja) | 半導体基板の製造方法 | |
| JPS63107161A (ja) | 半導体素子製造方法 |