JPH04182802A - 制御システム - Google Patents
制御システムInfo
- Publication number
- JPH04182802A JPH04182802A JP31320990A JP31320990A JPH04182802A JP H04182802 A JPH04182802 A JP H04182802A JP 31320990 A JP31320990 A JP 31320990A JP 31320990 A JP31320990 A JP 31320990A JP H04182802 A JPH04182802 A JP H04182802A
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- Japan
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- controlled
- register
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- instruction information
- control system
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
制御部が、複数の被制御部の状態情報を読込み指示を与
えることにより、フィードバック制御を行う制御システ
ムに関し、 被制御部か多くとも、短い周期での制御か可能な制御シ
ステムの提供を目的とし、 該複数の被制御部の各被制御部対応位置に、各被制御部
の状態情報を読み出したり、各被制御部に与える指示情
報を書き込むレジスタを個別線方式で該制御部に設け、 又該制御部には、上記レジスタを読み出すことにより該
複数の被制御部の状態情味を一括で読み取り、一括で処
理して指示情報を求め、各被制御部に与える指示情報を
該レジスタに書き込むデータ処理手段を持たせた構成と
する。
えることにより、フィードバック制御を行う制御システ
ムに関し、 被制御部か多くとも、短い周期での制御か可能な制御シ
ステムの提供を目的とし、 該複数の被制御部の各被制御部対応位置に、各被制御部
の状態情報を読み出したり、各被制御部に与える指示情
報を書き込むレジスタを個別線方式で該制御部に設け、 又該制御部には、上記レジスタを読み出すことにより該
複数の被制御部の状態情味を一括で読み取り、一括で処
理して指示情報を求め、各被制御部に与える指示情報を
該レジスタに書き込むデータ処理手段を持たせた構成と
する。
本発明は、制御部が、複数の被制御部の状態情報を読込
み指示を与えることにより、フィードバック制御を行う
制御システムの改良に関する。
み指示を与えることにより、フィードバック制御を行う
制御システムの改良に関する。
第４図は従来例の制御システムのブロック図、第５図は
第４図の場合のデータ処理プログラムのフローチャート
である。
第４図の場合のデータ処理プログラムのフローチャート
である。
第４図では、被制御部１’、２’、３°、４゜の状態情
報を読み出し、又制御部ｌＯ゛ よりの指示情報を書き
込むレジスタ２１，２２，２３．２４はバス形式で、制
御部ｌＯ°に接続されており、制御部１０゛のマイクロ
プロセッサ１３は、第５図に示すデータ処理プログラム
にてフィードバック処理を行う。
報を読み出し、又制御部ｌＯ゛ よりの指示情報を書き
込むレジスタ２１，２２，２３．２４はバス形式で、制
御部ｌＯ°に接続されており、制御部１０゛のマイクロ
プロセッサ１３は、第５図に示すデータ処理プログラム
にてフィードバック処理を行う。
即ち、第５図のステップ１にて、レジスタ２１の状態情
報を読み取り、ステップ２にてマイクロプロセッサ１３
はデータ処理を行い必要指示を求め、ステップ３にてレ
ジスタ２１に指示を書き込む。
報を読み取り、ステップ２にてマイクロプロセッサ１３
はデータ処理を行い必要指示を求め、ステップ３にてレ
ジスタ２１に指示を書き込む。
被制御部２’、３’、４’ に対しては、第５図に示す
如く、上記と同じ処理を順番に繰り返す。
如く、上記と同じ処理を順番に繰り返す。
すると、被制御部１’、２’、３’、４’ はレジスタ
２１，２．２，２３．２４に書き込まれた指示を読出し
、指示に従った動作をする。
２１，２．２，２３．２４に書き込まれた指示を読出し
、指示に従った動作をする。
一般に、マイクロプロセッサのデータ処理に要する時間
に対し、レジスタ２１，２２，２３．２４との入出力処
理の如く、外部メモリ、Ｉｌｏ等との入出力処理に要す
る時間は長い。
に対し、レジスタ２１，２２，２３．２４との入出力処
理の如く、外部メモリ、Ｉｌｏ等との入出力処理に要す
る時間は長い。
従って、従来の制御システムでは、被制御部か多い程、
被制御部に対し短い周期での制御か出来ないため、時車
刻々変化している状態に応じた指示か出来ず、制御が歯
抜けになってしまうという問題点かある。
被制御部に対し短い周期での制御か出来ないため、時車
刻々変化している状態に応じた指示か出来ず、制御が歯
抜けになってしまうという問題点かある。
本発明は、被制御部か多くとも、短い周期での制御が可
能な制御システムの提供を目的としている。
能な制御システムの提供を目的としている。
第１図は本発明の原理図である。
第１図（Ａ）に示す如く、制園部ＩＯが、複数の被制御
部１． ２． ３． ４の状態情報を読込み指示を与え
ることにより、フィードバック制御を行う制御システム
において、 該複数の被制御部１． ２． ３． ４の各被制御部対
応位置に、各被制御部の状態情報を読み出したり、各被
制御部に与える指示情報を書き込むレジスタ１１を個別
線方式で該制御部ｌＯに設け、又該制御部１０には、上
記レジスタ１１を読み出すことにより該複数の被制御部
１． ２． ３． ４の状態情報を一括で読み取り、一
括で処理して指示情報を求め、各被制御部に与える指示
情報を該レジスタ１１に書き込むデータ処理手段１２を
持たせる。
部１． ２． ３． ４の状態情報を読込み指示を与え
ることにより、フィードバック制御を行う制御システム
において、 該複数の被制御部１． ２． ３． ４の各被制御部対
応位置に、各被制御部の状態情報を読み出したり、各被
制御部に与える指示情報を書き込むレジスタ１１を個別
線方式で該制御部ｌＯに設け、又該制御部１０には、上
記レジスタ１１を読み出すことにより該複数の被制御部
１． ２． ３． ４の状態情報を一括で読み取り、一
括で処理して指示情報を求め、各被制御部に与える指示
情報を該レジスタ１１に書き込むデータ処理手段１２を
持たせる。
本発明によれば、レジスタ１１の各被制御部１゜２、
３． ４対応位置の１又は複数ビットからなるビット群
１−１．２−１．３−１．４−１への各被制御部１．
２． ３． ４よりの状態情報の転送は個別に行われる
。
３． ４対応位置の１又は複数ビットからなるビット群
１−１．２−１．３−１．４−１への各被制御部１．
２． ３． ４よりの状態情報の転送は個別に行われる
。
制御部１０のデータ処理手段１２による処理は、第１図
（Ｂ）に示す如く、レジスタ１１のピット群１−１．２
−１．３−１．４−１よりの状態情報読み取りは一括で
行い、一括で処理して、各被制御部１． ２． ３．
４に与える指示を求め、一括してレジスタ１１のビット
群１−１． ２−−１゜３−１．４−１に書き込む。
（Ｂ）に示す如く、レジスタ１１のピット群１−１．２
−１．３−１．４−１よりの状態情報読み取りは一括で
行い、一括で処理して、各被制御部１． ２． ３．
４に与える指示を求め、一括してレジスタ１１のビット
群１−１． ２−−１゜３−１．４−１に書き込む。
すると、被制御部１． ２． ３． ４はレジスタｌｌ
のビット群１−１． ２−１． ３−１． ４−１より
指示を読出し指示通りの動作を行う。
のビット群１−１． ２−１． ３−１． ４−１より
指示を読出し指示通りの動作を行う。
即ち、レジスタ１−１． ２−１． ３−１． ４−１
よりなるレジスタ１１に対する入出力処理が一括して行
われるので、入出力処理時間が大幅に短縮されるので、
制御の周期を短く出来、時車刻々変化している状態に対
応する指示が出来るようになる。
よりなるレジスタ１１に対する入出力処理が一括して行
われるので、入出力処理時間が大幅に短縮されるので、
制御の周期を短く出来、時車刻々変化している状態に対
応する指示が出来るようになる。
第２図は本発明の実施例の制御システムを示す図、第３
図は１例の変換テーブルを示す図である。
図は１例の変換テーブルを示す図である。
第２図は、被制御部は１． ２． ３． ４の４個で、
各被制御部１． ２． ３． ４の状態情報を読み出す
又は指示情報を書き込むビット群１−１． ２−１゜３
−１．４−１からなるレジスタ１１として個別配線方式
で制御部１０内に設けてあり、且つ各被制御部１． ２
． ３． ４の状態情報は２ビット、指示情報も２ビツ
トで構成され、制御部１０内のマイクロプロセッサ１３
は８ビツト処理のものである場合の例である。
各被制御部１． ２． ３． ４の状態情報を読み出す
又は指示情報を書き込むビット群１−１． ２−１゜３
−１．４−１からなるレジスタ１１として個別配線方式
で制御部１０内に設けてあり、且つ各被制御部１． ２
． ３． ４の状態情報は２ビット、指示情報も２ビツ
トで構成され、制御部１０内のマイクロプロセッサ１３
は８ビツト処理のものである場合の例である。
又状態情報を一括して読み取り、一括処理して指示情報
を求める為に第３図に示す如き変換テーブルを用いるも
のとしである。
を求める為に第３図に示す如き変換テーブルを用いるも
のとしである。
各被制御部１〜４よりの状態情報は、制御部ＩＯ内のレ
ジスタ１１のビット群１−１．２−１゜３−１．４−１
に第２図（Ａ）に示す如く８ピツト構成で書き込まれる
。
ジスタ１１のビット群１−１．２−１゜３−１．４−１
に第２図（Ａ）に示す如く８ピツト構成で書き込まれる
。
すると、マイクロプロセッサ１３は第２図（Ｃ）に示す
データ処理プログラムのステップｌにて１バイトとして
読み取り、ステップ２．ステップ３にて、第３図に示す
変換テーブルより、読み取った内容に対する指示の組合
せか検出出来る迄検索し、検索した指示をレジスタ１１
に第２図（Ｂ）に示す如く書き込む。
データ処理プログラムのステップｌにて１バイトとして
読み取り、ステップ２．ステップ３にて、第３図に示す
変換テーブルより、読み取った内容に対する指示の組合
せか検出出来る迄検索し、検索した指示をレジスタ１１
に第２図（Ｂ）に示す如く書き込む。
ここで、変換テーブルにつき第３図を用いて説明する。
状態情報及び指示情報は８ビツトであるので、共に組合
せは２５６通りある。よって、メモリ上に２５６バイト
の領域を用意し、変換テーブルのアドレスは、例えば１
２ピツト内の下位８ヒツトの“ｏｏｏｏｏｏｏｏ″〜“
１１１１１１１１“の連続した値とし、各アドレスを２
５６通りの状態情報に対応させ、各アドレスの欄に各状
態情報に対応した指示情報を書き込んでおく。
せは２５６通りある。よって、メモリ上に２５６バイト
の領域を用意し、変換テーブルのアドレスは、例えば１
２ピツト内の下位８ヒツトの“ｏｏｏｏｏｏｏｏ″〜“
１１１１１１１１“の連続した値とし、各アドレスを２
５６通りの状態情報に対応させ、各アドレスの欄に各状
態情報に対応した指示情報を書き込んでおく。
例えば、レジスタ１１のビット群１−１．２−１．３−
１．４−１に第２図（Ａ）に示す如く８ピツト構成で書
き込まれた状態情報が“０００００００１”の時の、第
２図（Ｂ）に示す如く書き込む指示情報か“１０１０１
０１０”てあれば、第３図に示す如くアドレス“０００
００００１”の欄に“１０１０１０１０”を書き込んで
おく。
１．４−１に第２図（Ａ）に示す如く８ピツト構成で書
き込まれた状態情報が“０００００００１”の時の、第
２図（Ｂ）に示す如く書き込む指示情報か“１０１０１
０１０”てあれば、第３図に示す如くアドレス“０００
００００１”の欄に“１０１０１０１０”を書き込んで
おく。
このようにすれば、マイクロプロセッサ１３が、レジス
タ１１を読み取った後、読み取りデータと同じ変換テー
ブルのアドレスの欄より、指示情報を求め、これをレジ
スタ１１に書き込むようにすればよくなる。
タ１１を読み取った後、読み取りデータと同じ変換テー
ブルのアドレスの欄より、指示情報を求め、これをレジ
スタ１１に書き込むようにすればよくなる。
尚状態情報、指示情報か８ビツトで、マイクロプロセッ
サ１３も８ビツト処理の場合は上記変換テーブルは都合
が良いが、そうでない場合もあり、この場合は、一括し
て読み取った状態情報を計算式で計算して指示情報を求
める方法を採用すれはよい。
サ１３も８ビツト処理の場合は上記変換テーブルは都合
が良いが、そうでない場合もあり、この場合は、一括し
て読み取った状態情報を計算式で計算して指示情報を求
める方法を採用すれはよい。
何れにしても、レジスタ１１のビット群１−１゜２−１
．３−１．４−１に第２図（Ｂ）に示す如く指示情報か
書き込まれると、被制御部ｌ、２゜３．４はこれを読出
し指示通りの動作をする。
．３−１．４−１に第２図（Ｂ）に示す如く指示情報か
書き込まれると、被制御部ｌ、２゜３．４はこれを読出
し指示通りの動作をする。
このようにすれば、ビット群１−１．２−１゜３−１．
４−１よりなるレジスタ１１に対する入出力処理か一括
して行われ、入出力処理時間か大幅に短縮されるので、
制御の周期を短く出来、時事刻々変化している状態に対
応する指示か出来るようになる。
４−１よりなるレジスタ１１に対する入出力処理か一括
して行われ、入出力処理時間か大幅に短縮されるので、
制御の周期を短く出来、時事刻々変化している状態に対
応する指示か出来るようになる。
以上詳細に説明せる如く本発明によれば、状態情報及び
指示情報を書き込むレジスタに対する入出力処理か一括
して行われ、入出力処理時間か大幅に短縮されるので、
制御の周期を短く出来、時事刻々変化している状態に対
応する指示か出来るようになる効果がある。
指示情報を書き込むレジスタに対する入出力処理か一括
して行われ、入出力処理時間か大幅に短縮されるので、
制御の周期を短く出来、時事刻々変化している状態に対
応する指示か出来るようになる効果がある。
第１図は本発明の原理図、
第２図は本発明の実施例の制御システムを示す図、第３
図は１例の変換テーブルを示す図、第４図は従来例の制
御システムのブロック図、第５図は第４図の場合のデー
タ処理プログラムのフローチャートである。 図において、 １〜４．ｌ゛〜４′は被制御部、 １−１． ２−１． ３−１． ４−１はビ・ソト群、
１１．２１〜２４はレジスタ、 １０．１０’ は制御部、 １２はデータ処理手段、 １３はマイクロプロセッサを示す。 本発明の虎１１Ｉ！図 第１図 メモリアトトス メモリ ー伊１の状札績枢と）昌示惰粧上の飢浸子−フリＬ奔示
Ａ図算 ３ 図 従袈伜ｌｌ７）制御システムのフ゛ロック図竿 ４
−［２１
図は１例の変換テーブルを示す図、第４図は従来例の制
御システムのブロック図、第５図は第４図の場合のデー
タ処理プログラムのフローチャートである。 図において、 １〜４．ｌ゛〜４′は被制御部、 １−１． ２−１． ３−１． ４−１はビ・ソト群、
１１．２１〜２４はレジスタ、 １０．１０’ は制御部、 １２はデータ処理手段、 １３はマイクロプロセッサを示す。 本発明の虎１１Ｉ！図 第１図 メモリアトトス メモリ ー伊１の状札績枢と）昌示惰粧上の飢浸子−フリＬ奔示
Ａ図算 ３ 図 従袈伜ｌｌ７）制御システムのフ゛ロック図竿 ４
−［２１
Claims (1)
- 【特許請求の範囲】 制御部（１０）が、複数の被制御部（１、２、３、４）
の状態情報を読込み指示を与えることにより、フィード
バック制御を行う制御システムにおいて、 該複数の被制御部（１、２、３、４）の各被制御部対応
位置に、各被制御部の状態情報を書き込んだり、各被制
御部に与える指示情報を書き込むレジスタ（１１）を個
別線方式で該制御部（１０）に設け、 又該制御部（１０）には、上記レジスタ（１１）に書き
込んだ該複数の被制御部（１、２、３、４）の状態情報
を一括で読み取り、一括で処理して指示情報を求め、各
被制御部に与える指示情報を該レジスタ（１１）に書き
込むデータ処理手段（１２）を持たせたことを特徴とす
る制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31320990A JPH04182802A (ja) | 1990-11-19 | 1990-11-19 | 制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31320990A JPH04182802A (ja) | 1990-11-19 | 1990-11-19 | 制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04182802A true JPH04182802A (ja) | 1992-06-30 |
Family
ID=18038424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31320990A Pending JPH04182802A (ja) | 1990-11-19 | 1990-11-19 | 制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04182802A (ja) |
-
1990
- 1990-11-19 JP JP31320990A patent/JPH04182802A/ja active Pending
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