JPH041837A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ エミュレータなどのデータ処理装置におけるメモリアク
セス回路に関し、 メモリボードを複数枚使用する場合にも共通のバス選択
回路でメモリアクセスの切替えを可能にしてハードウェ
アの削減を図り、またユーザがバス選択回路を意識する
ことな（メモリボードを自作して使用することも可能に
することを目的とし、 プロセッサを搭載するプロセッサボードと、メモリを搭
載するメモリボードと、プロセッサを搭載する外部装置
とを備えたデータ処理装置において、プロセッサボード
のプロセッサからの信号と外部装置からの信号の一方を
選択するバス選択回路がメモリボード以外の場所に備え
られ、バス選択回路がメモリボードに共用バスを介して
接続されるように構成される。

［産業上の利用分野］ 本発明はエミュレータなどのデータ処理装置におけるメ
モリアクセス回路に関する。

［従来の技術］ 第５図にはデータ処理装置として、プログラム開発支援
装置であるエミュレータの外観構成が示される。第５図
において、５１はエミュレータ本体、５２はその制御用
のホストパーソナルコンピュータであり、エミュレータ
本体５１とパーソナルコンピュータ５２間はフラットケ
ーブル５３で接続され、このフラットケーブル５３を介
してパーソナルコンピュータ５２からのパソコンバスが
エミュレータ本体５１に導かれる。

エミュレータ本体５１はシェルフ５１１の中に数枚のプ
リント板５１２を収容してなる。これらのプリント板５
１２としては、ＤＳＰ　（ディジタル信号処理プロセッ
サ）とＤＳＰ周辺回路を搭載したＤＳＰボード、外部メ
モリとメモリ周辺回路を搭載した複数枚の外部メモリボ
ードがあり、このＤＳＰボードと外部メモリボード間の
接続はシェルフ５１１のバックボードに張られたホスト
パソコンバスとＤＳＰバスによって行われる。

第６図にはこのＤＳＰボードと外部メモリボードの従来
の接続構成が示される。第６図において、３はホストパ
ーソナルコンピュータ５２に接続されたホストパソコン
バス、４はＤＳＰボード５のメモリアクセス用のＤＳＰ
バス、５はＤＳＰボード、６■〜６■は３枚の外部メモ
リボードである。ＤＳＰボード５と外部メモリボード６
■〜６■は共に、ホストパソコンバスとＤＳＰボード５
に接続されており、これにより□外部メモリボード６■
〜６■はホストパーソナルコンピュータ５２からもＤＳ
Ｐボード５からもメモリアクセス可能となっている。

この外部メモリボード６■〜６■の構成例が第７図に示
される。第７図において、６１はランダムアクセスメモ
リ、６２と６３はそれぞれセレクタ、６４はインバータ
、６５と６６はそれぞれ双方向バッファ回路である。

４１はＤＳＰバス４中のアドレスバスであり、ＤＳＰア
ドレス信号ＤＡが載せられる。４２はＤＳＰバス４中の
データバスであり、ＤＳＰデーデー号ＤＤが載せられる
。４３はＤＳＰバス４中のＤＳＰ書込みイネーブル信号
線であり、ＤＳＰ書込みイネーブル信号（ＤＳＰ読み書
き信号）ＤＷＥが載せられる。３１はパソコンバス３中
のアドレスバスであり、パソコンアドレス信号ＰＡが載
せられる。３２はパソコンバス３中のデータバスであり
、パソコンデータ信号ＰＤが載せられる。

３３はパソコンバス３中のパソコン書込みイネーブル信
号線であり、パソコン書込みイネーブル信号（パソコン
読み書き信号）ＰＷＥが載せられる。

選択信号ＳＥＬはＤＳＰバス４とホストパソコンバス３
を選択する信号であり、“０″′のときにＤＳＰボード
５からメモリ６１へのアクセスを可能にし、“１−の時
にホストパーソナルコンピュータ５２からメモリ６１へ
のアクセスを可能にする。ＤＳＰ書込みイネーブル信号
ＤＷＥおよびパソコン書込みイネーブル信号ＰＷＥは“
Ｏ″′の時にメモリ６１を書込みモードに、”１″′の
時に読出しモードに切り替えられるようになっている。

セレクタ６２にはＤＳＰアドレス信号ＤＡとパソコンア
ドレス信号ＰＡとが人力されており、セレクタ６２はこ
のアドレス信号ＤＡ、ＰＡのうちの一方を、バックボー
ドからの選択信号ＳＥＬに応じて選択してメモリ６１に
アドレス入力する。

またセレクタ６３にはＤＳＰ書込みイネーブル信号ＤＷ
Ｅとパソコン書込みイネーブル信号ＰＷＥとが入力され
ており、セレクタ６３はこの書込みイネーブル信号ＤＷ
ＥとＰＷＨのうちの一方を選択信号ＳＥＬに応じて選択
してメモリ６１の書込みイネーブル端子ＷＥに入力する
。

双方向バッファ回路６５はＤＳＰデーデー号ＤＤ用の双
方向バッファであり、選択信号ＳＥＬが°０”でかつＤ
ＳＰ書込みイネーブル信号ＤＷＥが“０″′の時にＤＳ
Ｐデータバス４２上のＤＳＰデーデー号ＤＤをメモリ６
１に書き込み、選択信号ＳＥＬが°Ｏ″′でかつＤＳＰ
書込みイネーブル信号ＤＷＥが°゛１″′の時にメモリ
６１から読み出したデータをＤＳＰデーデー号ＤＤとし
てＤＳＰデータバス４２に載せる。

同様に双方向バッファ回路６６はパソコンデータ信号Ｐ
Ｄ用の双方向バッファであり、選択信号ＳＥＬが°゛１
″′でかつパソコン書込みイネーブル信号ＰＷＥが°゛
０″′の時にパソコンデータバス３２上のパソコンデー
タ信号ＰＤをメモリ６１に書き込み１選択信号ＳＥＬが
１”でかつパソコン書込みイネーブル信号ＰＷＥが°゛
１″′の時にメモリ６１から読み出したデータをパソコ
ンデータ信号ＰＤとしてパソコンデータバス３２に載せ
る。

この外部メモリボードの動作を説明すると、エミュし一
夕で外部メモリアクセスを行う場合には、ＤＳＰボード
５からＤＳＰバス４を使用して外部メモリボード６■〜
６■をアクセスし、方、ホストパーソナルコンピュータ
５２からはホストパソコンバス３を使用して外部メモリ
ボード６■〜６■をアクセスする。

いまＤＳＰボード５からメモリ６１をアクセスする場合
には、選択信号ＳＥＬをＯ″′にして双方向バッファ回
路６５をイネーブルにする。これによりメモリ６１とＤ
ＳＰボード５の間がＤＳＰバス４を介して接続され、両
者間でのアクセスが可能になる。そしてメモリ６１に対
して書込みを行う場合にはＤＳＰ書込みイネーブル信号
ＤＷＥを“Ｏ″′に、読出しを行う場合には“１″′に
する。

次に、ホストパーソナルコンピュータ５２からメモリ６
１をアクセスする場合には、選択信号ＳＥＬを“１″′
にして双方向バッファ回路６６をイネーブルにする。こ
れによりメモリ６１とホストパーソナルコンピュータ５
２の間がホストパソコンバス３を介して接続され、両者
間でのアクセスが可能になる。そしてメモリ６１に対し
て書込みを行う場合にはパソコン書込みイネーブル信号
ＰＷＥを“０”に、読出しを行う場合には“１”にする
。

［発明が解決しようとする課題］ 上述の従来装置では、外部メモリボードに搭載されたメ
モリに対しＤＳＰボード５とホストパーソナルコンピュ
ータ５２の何れからアクセスを行うかの切替えを、外部
メモリボード６■〜６■内に置かれたセレクタ６２．６
３と双方向バッファ回路６５．６６で構成されるバス選
択回路により行っている。

この結果、外部メモリボードを２枚以上用いる場合にも
、各外部メモリボード毎にバス選択回路を用意する必要
があり、部品数が増大することになる。

またエミュレータのユーザが、メーカ側が用意した外部
メモリボード以外のメモリボードを自作して使用しよう
とした場合、このメモリボードに上述のバス選択回路を
組み込んでおかないと、ホストパーソナルコンピュータ
とＤＳＰボードからのメモリアクセスの切替えができな
くなり、装置を正常に動作させることができない。この
結果、ユーザがメモリボードな自作する場合にはバス選
折回路を考慮することが必要となり、ユーザの設計の負
担が大きくなる。

本発明はかかる技術的問題点に鑑みてなされたものであ
り、その目的とするところは、メモリボードを複数枚使
用する場合にも共通のバス選択回路でメモリアクセスの
切替えを可能にしてハードウェア規模の削減を図り、ま
たユーザがメモリボードを自作して使用する場合に、バ
ス選択回路を意識する必要をなくしてユーザの負担を軽
減することにある。

［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。

本発明に係るメモリアクセス回路は、プロセッサを搭載
するプロセッサボード７１と、メモリを搭載するメモリ
ボード７２と、プロセッサを搭載する外部装置７３とを
備えたデータ処理装置において、プロセッサボード７１
のプロセッサからの信号と外部装置７３からの信号の一
方を選択するバス選択回路７４がメモリボード７２以外
の場所に備えられ、バス選択回路７４がメモリボード７
２に共用バス７５を介して接続されるように構成される
。

また本発明に係るメモリアクセス回路は、上述のバス選
択回路７４が、プロセッサボード７１のプロセッサから
のアドレス信号と外部装置７３からのアドレス信号を選
択信号に応じて選択する第１のセレクタ７４１と、プロ
セッサボード７１のプロセッサからの書込みイネーブル
信号と外部装置７３からの書込みイネーブル信号を選択
信号に応じて選択する第２のセレクタ７４２と、プロセ
ッサボード７１のプロセッサのデータ端子と外部メモリ
ボード７２間の接続を選択信号に応じて制御すると共に
、プロセッサの書込みイネーブル信号で書込み／続出し
時の信号伝達方向を制御する第１の双方向バッファ回路
７４３と、外部装置７３からのデータバスとメモリボー
ド７２間の接続を選択信号に応じて制御すると共に、外
部装置７３の書込みイネーブル信号で書込み／読出し時
の信号伝達方向を制御する第２の双方向バッファ回路７
４４とで構成されてなる。

さらに本発明に係るメモリアクセス回路は、上述のバス
選択回路７４がプロセッサボード７１に設けられてなる
。

［作用］ メモリボード７２に対してプロセッサボード７１のプロ
セッサと外部装置７３の何れ側からアクセスするかの切
替えはメモリボード以外の場所に設けられたバス選択回
路７４によってなされる。

このため、メモリボード７２の数が増えた場合にも、上
述のバス選択回路７４で共通的に対応でき、メモリボー
ド増設に伴うバス選択回路関係のハードウェア回路の増
大を防止できる。

バス選択回路は第１、第２のセレクタ７４１゜７４２と
第１、第２の双方向バッファ回路７４３．７４４により
構成することができ、プロセッサボード７１のプロセッ
サからメモリボード７２に対してアクセスする場合には
、選択信号により、第１、第２のセレクタ７４１，７４
２と第１の双方向バッファ回路７４３でプロセッサボー
ド７１のプロセッサ側を選択して、共用バス７５経由で
メモリボード７２に接続する。また外部装置７３からメ
モリボード７２に対してアクセスする場合には、選択信
号により第１、第２のセレクタ７４１．７４２と第２の
双方向バッファ回路７４４で外部装置７３からのバスを
選択して、共通バス７５経由でメモリボード７２に接続
する。

［実施例〕 以下、図面を参照して本発明の詳細な説明する。この実
施例は本発明をエミュレータに適用した場合のものであ
り、このエミュレータの外観構成は前述の従来技術で説
明した第５図に示されるものと同じである。

第２図には実施例のメモリアクセス回路の概略構成が示
される。第２図においで、■はＤＳＰを塔載したＤＳＰ
ボード、２■〜２■はメモリを塔載した外部メモリボー
ド、３はホストパーソナルコンピュータ５２からのパソ
コンバス、４はＤＳＰボードｌとホストパーソナルコン
ピュータ５２の共通バスとなるＤＳＰバスである。ここ
でＤＳＰボード１はホストパソコンバス３とＤＳＰバス
４の双方に接続される。一方、外部メモリボード２■〜
２■は従来と相違してＤＳＰバス４にのみ接続されてお
り、パソコンバス３には接続されていない。

この実施例のＤＳＰボード１の更に詳細な構成例が第３
図に示される。第３図において、１１はＤＳＰ回路、１
２と１３はセレクタ、１４と１５は双方向バッファ回路
、１６はインバータである。３１はバックボードからの
パソコンバス３中のアドレスバス、３２はパソコンバス
３中のデータバス、３３はパソコンバス３中のパソコン
書込みイネーブル信号線であり、それぞれにはパソコン
アドレス信号ＰＡ、パソコンデータ信号ＰＤ、パソコン
書込みイネーブル信号ＰＷＥが載せられる。

セレクタ１２にはパソコンアドレス信号ＰＡおよびＤＳ
Ｐ回路１１からのＤＳＰアドレス信号ＤＡが入力されて
おり、セレクタ１２はバックボードからの選択信号ＳＥ
Ｌに応じてそのうちの一方を選択し、ＤＳＰバス４中の
アドレスバス４１に出力する。

またセレクタ１３はＤＳＰ回路１１からのＤＳＰ書込み
イネーブル信号ＤＷＥおよびホストパーソナルコンピュ
ータ５２からのパソコン書込みイネーブル信号ＰＷＥが
入力されており、このセレクタ１３は選択信号ＳＥＬに
応じてそのうちの一方を選択して、ＤＳＰバス４中のＤ
ＳＰ書込みイネーブル信号線４３に出力する。

双方向バッファ回路１４．１５は選択信号ＳＥＬにより
、一方がイネーブルの時に他方がディスエーブルとされ
るようになっている。双方向バッファ回路１４はＤＳＰ
回路１１からのＤＳＰデーデーＤ用の端子とＤＳＰバス
４中のデータバス４２の間に置かれており、選択信号Ｓ
ＥＬによりイネーブル／ディスエーブルの制御がされ、
またＤＳＰ回路１１からのＤＳＰ書込みイネーブル信号
ＤＷＥにより信号の伝達方向の制御がされるようになっ
ている。

同様に、双方向バッファ回路１５はホストパソコンバス
３中のデータバス３２とＤＳＰバス４中のデータバス４
２の間に置かれており、インバータ１６を経由した選択
信号ＳＥＬによりイネーブル／ディスエーブルの制御が
され、またホストパーソナルコンピュータ５２からのパ
ソコン書込みイネーブル信号ＰＷＥにより信号伝達方向
の制御がされるようになっている。

このＤＳＰＳ−ボードｌ中レクタ１２．１３、双方向バ
ッファ回路１４．１５はバス選択回路を構成するもので
ある。

第４図には実施例の外部メモリボード２■〜２■の詳細
な構成例が示される。第４図において、２１はランダム
アクセスメモリ、２２は双方向バッファ回路である。メ
モリ２１のアドレス端子ＡＤＲ３はバックボードからの
ＤＳＰバス４中のアドレスバス４１に接続され、データ
端子ＤＡＴＡは双方向バッファ回路２２を介してＤＳＰ
バス４中のデータバス４２に接続され、また書込みイネ
ーブル端子ＷＥはＤＳＰバス４中のＤＳＰ書込みイネー
ブル信号線４３に接続される。双方向バッファ回路２２
はＤＳＰ書込みイネーブル信号線４３からのＤＳＰ書込
みイネーブル信号ＤＷＥにより信号伝達方向の切替えが
行われるようになっている。

以下、実施例装置の動作を説明する。

まず、ＤＳＰボードｌのＤＳＰ回路１１から外部メモリ
ボード２■〜２■のメモリ２１に対してメモリアクセス
する場合について説明する。この場合には、ホストパー
ソナルコンピュータ５２により選択信号ＳＥＬをＯ″′
にする。

これにより、ＤＳＰボードｌにおいて、セレクタ１２は
ＤＳＰ回路１１からのＤＳＰアドレス信号ＤＡを選択し
てバックボードのＤＳＰアドレスバス４１に出力し、ま
たセレクタ１３はＤＳＰ回路１１からのＤＳＰ書込みイ
ネーブル信号ＤＷＥを選択してバックボードのＤＳＰ書
込みイネーブル信号線４３に出力する。また双方向バッ
ファ回路１４がイネーブル、双方向バッファ回路１５が
ディスエーブルとなり、ＤＳＰ回路１１のＤＳＰデータ
ＤＤ用端子端子ックボードのＤＳＰデータバス４２間が
接続されると共に、パソコンデータバス３２はＤＳＰデ
ータバス４２から切り離される。

ＤＳＰ回路１１から外部メモリボード２■〜２■に対し
て書込みアクセスを行う場合には、ＤＳＰ回路１１のＤ
ＳＰ書込みイネーブル信号ＤＷＥを“０″′にする。こ
れにより双方向バッファ回路１４はＤＳＰ回路１１から
のＤＳＰデーデーＤをＤＳＰデータバス４２側に伝達す
るように切り替えられる。

一方、外部メモリボード２■〜２■側においては、ＤＳ
Ｐ書込みイネーブル信号ＤＷＥにより双方向バッファ回
路２２がメモリ２１方向に信号伝達するように切り替え
られ、またメモリ２１は書込みモードに切り替えられる
。

これによりＤＳＰボード１のＤＳＰ回路１１から出力さ
れたＤＳＰデーデーＤは外部メモリボード２■〜２■の
メモリ２１に書き込まれる。

ＤＳＰ回路１１から外部メモリボード２■〜２■に読出
しアクセスする場合には、ＤＳＰ回路１１のＤＳＰ書込
みイネーブル信号ＤＷＥを°゛１”にする。これにより
双方向バッファ回路１４はＤＳＰ回路１１方向に信号伝
達するように切り替えられ、一方、外部メモリボード２
■〜２■側では、双方向バッファ回路２２がＤＳＰデー
タバス４２方向に信号伝達するように切り替えられ、メ
モリ２１は読出しモードに切り替えられる。

したがって、メモリ２１から読み出されたデータは双方
向バッファ回路２２、バックボードのＤＳＰデータバス
４２、双方向バッファ回路１４を経由してＤＳＰ回路１
１に人力される。

次に、ホストパーソナルコンピュータ５２から外部メモ
リボード２■〜２■にメモリアクセスする場合には、選
択信号ＳＥＬを“ｌ″′にする。これによりセレクタ１
２はパソコンアドレス信号ＰＡを選択してＤＳＰデータ
バス４１に出力し、セレクタ１３はパソコン書込みイネ
ーブル信号ＰＷＥを選択してＤＳＰ書込みイネーブル信
号線４３に出力し、双方向バッファ回路１５がイネーブ
ルにされてパソコンデータバス３２と外部メモリボード
２■〜２■間をバックボードのＤＳＰデータバス４２経
由で接続する。

書込みモードと読出しモードの切替えはパソコン書込み
イネーブル信号ＰＷＥにより行うが、その動作は上述の
ＤＳＰ回路１１の場合と同様なので、詳細な説明は省略
する。

本発明の実施にあたっては種々の変形形態が可能である
。例えば上述の実施例では本発明をエミュレータに適用
した場合について説明したが、これに限られるものでは
な（、メモリボードに対し２以上の装置からアクセスす
る形態の他のデータ処理装置に本発明を適用することが
可能である。

また、上述の実施例ではバス選択回路をＤＳＰボードに
設けた場合について説明したが、本発明はこれに限られ
るものではな（、例えばバックボードにバス選択回路を
設けたり、あるいはバス選択回路専用のボードを設けた
りしてもよい。

もっともＤＳＰ専用のバスを削減するという観点からは
ＤＳＰボードに設けることが好ましい。

［発明の効果］ 以上説明したように、本発明によれば、メモリボードを
複数枚使用する場合にも共通のバス選択回路でメモリア
クセスの切替えが可能になるので、メモリボードの枚数
対応にバス選択回路を設ける必要がなく、よって装置の
ハードウェア規模を削減することができる。またユーザ
がバス選択回路を意識することなくメモリボードを自作
して使用することが可能になる。

【図面の簡単な説明】

第１図は本発明に係る原理説明図、 第２図は本発明の一実施例としてのメモリアクセス回路
を示すブロック図、 第３図は実施例のメモリアクセス回路におけるＤＳＰボ
ードの構成例を示すブロック図、第４図は実施例のメモ
リアクセス回路における外部メモリボードの構成例を示
すブロック図、第５図はデータ処理装置としてのエミュ
レータの外観構成を示す図、 第６図は従来のメモリアクセス回路を示すブロック図、
および、 第７図は従来の外部メモリボードの構成例を示す図であ
る。 図において ■、５・・・ＤＳＰボード ２■〜２■、６■〜６■・・・ 外部メモリボード ３・・・パソコンバス ４・・・ＤＳＰバス １１・・・ＤＳＰ回路 １２．１３．６２．６３・・・セレクタ１４．１５．６
５．６６・・・ 双方向バッファ回路 １６．６４・・・インバータ ２１．６１・・・ランダムアクセスメモリ３１・・・パ
ソコンアドレスバス ３２　・ ３３　・ ４　ｌ　・ ４２　・ ４３　・ ５　ｌ　・ ５２　・ ５３　・ ・パソコンデータバス ・パソコン書込みイネーブル信号線 ・ＤＳＰアドレスバス ・ＤＳＰデータバス ・ＤＳＰ書込みイネーブル信号線 ・エミュレータ本体 ・ホストパーソナルコンピュータ ・フラットケーブル ：パソコンパス 本発明の突柑１り１回路 第一２図 エミ　１Ｌ　−“ヌ　の　フト　！ｉ！／ｉχ第５図 ３゛パソコンパス 従 来佼１回 第６図 路

Claims (1)

1. 【特許請求の範囲】 １、プロセッサを搭載するプロセッサボード（７１）と
   、メモリを搭載するメモリボード（７２）と、プロセッ
   サを搭載する外部装置（７３）とを備えたデータ処理装
   置において、 該プロセッサボード（７１）のプロセッサからの信号と
   該外部装置（７３）からの信号の一方を選択するバス選
   択回路（７４）が該メモリボード以外の場所に備えられ
   、該バス選択回路（７４）が該メモリボード（７２）に
   共用バス（７５）を介して接続されるように構成された
   メモリアクセス回路。 ２、該バス選択回路（７４）は、 該プロセッサボード（７１）のプロセッサからのアドレ
   ス信号と該外部装置（７３）からのアドレス信号を選択
   信号に応じて選択する第１のセレクタ（７４１）と、 該プロセッサボード（７１）のプロセッサからの書込み
   イネーブル信号と該外部装置（７３）からの書込みイネ
   ーブル信号を該選択信号に応じて選択する第２のセレク
   タ（７４２）と、 該プロセッサボード（７１）のプロセッサのデータ端子
   と該メモリボード（７２）間の接続を該選択信号に応じ
   て制御すると共に、該プロセッサの書込みイネーブル信
   号で書込み／読出し時の信号伝達方向を制御する第１の
   双方向バッファ回路（７４３）と、 該外部装置（７３）からのデータバスと該メモリボード
   （７２）間の接続を該選択信号に応じて制御すると共に
   、該外部装置の書込みイネーブル信号で書込み／読出し
   時の信号伝達方向を制御する第２の双方向バッファ回路
   （７４４）とを具備してなる請求項２記載のメモリアク
   セス回路。 ３、該バス選択回路（７４）が該プロセッサボード（７
   １）に設けられた請求項１または２に記載のメモリアク
   セス回路。