JPH04185084A - エンファシス／ディエンファシス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばＨＤＴＶ信号のＶ、ＴＲに用いられる
エンファシス／ディエンファシス装置に関する。

〔発明の概要〕

本発明はエンファシス／ディエンファシス装置に関し、
エンファシス／ディエンファシス回路の出力信号をディ
エンファシス／エンファシス回路に供給し、この信号を
元の入力信号から減算してエンファシス／ディエンファ
シス回路の誤りＩを検出し、この誤り量を用いてエンフ
ァシス／ディエンファシス回路の誤りを補正することに
より、簡単な構成で常に良好なエンファシス／ディエン
ファシスが行われるようにするものである。

〔従来の技術〕

例えばＶＴＲに用いられるエンファシス／ディエンファ
シス装置としては、従来から第６図Ａ。

Ｂに示すようないわゆる２パス構成の装置が使用されて
いる。すなわち同図Ａはエンファシス装置であって、こ
の図において入力端子（５１）からの信号はバイパスフ
ィルタ（５２）及びノンリニア特性回路（５３）を介し
て加算器（５４）に供給され、入力端子（５１）からの
元の信号に加算されて出力端子（５５）に取り出される
。

これに対して、同図Ｂはディエンファシス装置であって
、この図において入力端子（６１）からの信号は減算器
（６２）を通じて帰還アンプ（６３）に供給され、この
帰還アンプ（６３）から出力端子（６４）に取り出され
る。それと共にこの出力端子（６４）に取り出される信
号がバイパスフィルタ（６５）及びノンリニア特性回路
（６６）を介して減算器（６２）にフィードパ・ツクさ
れ、入力端子（６１）からの元の信号から減算される。

これによって同図へのエンファシス装置においては、微
少信号に対してエンファシスが深くかかるようなノンリ
ニアエンファシスが行われると共に、同図Ｂのディエン
ファシス装置においては、設けられるバイパスフィルタ
（６５）及びノンリニア特性回路（６６）の特性を、エ
ンファシス装置のバイパスフィルタ（５２）及びノンリ
ニア特性回路（５３）の特性と同一のものにしておくこ
とによって、同図Ａのエンファシス装置でかけられたノ
ンリニアエンファシスを完全に元に戻すことができる。

〔発明が解決しようとする課題〕

ところが上述の装置において、この装置はバイパスフィ
ルタ（５２）　（６５）等にいわゆる群遅延が無いこと
を想定して作られているものであり、これらに群遅延が
存在する場合には適用できないものである。

すなわちエンファシス装置については、バイパスフィル
タ（５２）の群遅延は第７図Ａに示すように入力端子（
５１）から加算器（５４）への信号線路に群遅延に相当
する等優遇延線（５６）を設けることで対処できる。し
かしながらディエンファシス装置については、上述のよ
うなフィードバック型の装置では等優遇延線を設けた場
合にはその影響で発振等が生じる恐れがあり、構成が困
難であった。

このため従来は同図Ｂに示すように、入力端子（７１）
からの信号を等優遇延線（７２）を介して減算器（７３
）に供給すると共に、入力端子（７１）からの信号をバ
イパスフィルタ（７４）及びノンリニア特性回路（７５
）を介して減算器（７３）に供給し、入力端子（７１）
からの元の信号から減算して出力端子（７６）に取り出
すことによって、いわゆるフィードフォワード型の装置
でディエンファシス装置の特性を近似させるようにして
いる。

しかしながらこのディエンファシス装置において、バイ
パスフィルタ（７４）及びノンリニア特性回１ｍ　（７
５）の特性は、一般にエンファシス装置のバイパスフィ
ルタ（５２）及びノンリニア特性回路（５３）　ノ特性
と異なるもの用いる必要があり、設計が容易でないと共
に全ての帯域と振幅に対して完全な逆特性を得ることは
極めて困難であった。

なお特にＨＤＴＶ信号のＶＴＲ等においては、エンファ
シス／ディエンファシスのステップ成分を多くし、エン
ファシスを深くかけるために、バイパスフィルタ（５２
）をリニアフェイズとすることが多く、この場合にはバ
イパスフィルタが群遅延を持つことが避けられないもの
であった。

この出願はこのような点に鑑みてなされたもので、簡単
な構成で常に良好なエンファシス／ディエンファシスが
行われるようにするものである。

〔課題を解決するための手段〕

本発明は、入力信号（１１）を第１のエンファシス／デ
ィエンファシス回路（１）に供給し、この第１のエンフ
ァシス／ディエンファシス回路の出力信号をディエンフ
ァシス／エンファシス回路（２）に供給し、このディエ
ンファシス／エンファシス回路の出力信号を元の上記入
力信号から減算（器（２０）　）して上記第１のエンフ
ァシス／ディエンファシス回路の誤り量を検出すると共
に、上記減算出力を第２のエンファシス／ディエンファ
シス回路（３）に供給し、この第２のエンファシス／デ
ィエンファシス回路の特性を上記検出された誤り量を用
いて制御（回路（２７））　Ｌ、この制御された上記第
２のエンファシス／ディエンファシス回路の出力信号を
上記第１のエンファシス／ディエンファシス回路の出力
信号に加算（器（２Ｂ））して上記第１のエンファシス
／ディエンファシス回路の誤りを補正するようにしたエ
ンファシス／ディエンファシス装置である。

〔作用〕

これによれば、エンファシス／ディエンファシス回路の
出力信号がディエンファシス／エンファシス回路に供給
され、この信号が元の入力信号から減算されてエンファ
シス／ディエンファシス回路の誤り量が検出され、この
誤り量を用いてエンファシス／ディエンファシス回路の
誤りが補正されるようにしたので、簡単な構成で常に良
好なエンファシス／ディエンファシスを行うことができ
る。

〔実施例〕

第１図はディエンファシス装置に適用した場合を示す。

この図において、入力端子（１１）には例えば上述の２
パス構成のエンファシス装置にてエンファシスのかけら
れた信号が供給される。この入力端子（１１）からの信
号が大凡のディエンファシスを行う疑似ディエンファシ
ス回路（１）に供給される。

すなわちこの疑似ディエンファシス回路（１）では、例
えば供給された信号が等優遇延線（１２）を介して減算
器（１３）に供給されると共に、供給された信号がバイ
パスフィルタ（１４）及びノンリニア特性回路（１５）
を介して減算器（１３）に供給され、元の信号から減算
される。これによって大凡のディエンファシスが行われ
る。

この疑似ディエンファシス回路（１）からの信号が検証
用のエンファシス回路（２）に供給される。ここでこの
検証用のエンファシス回路（２）は、入力端子（１１）
以前に設置されたエンファシス装置と等しい特性の回路
が設けられ、例えば供給された信号が等優遇延線（１６
）を介して加算器（１７）に供給されると共に、供給さ
れた信号がバイパスフィルタ（１８）及びノンリニア特
性回路（１９）を介して加算器（１７）に供給され、元
の信号に加算されて検証用のエンファシスが行われる。

この検証用のエンファシス回路（２）からの信号が減算
器（２０）に供給される。また入力端子（１１）からの
信号が等優遇延線（２１）を介して減算器（２０）に供
給され、この信号から上述の検証用のエンファシス回路
（２）からの信号が減算されて、これらの誤差信号が取
り出される。

この減算器（２０）からの信号が誤差成分のディエンフ
ァシス回路（３）に供給される。そしてこの誤差成分の
ディエンファシス回路（３）では供給された信号が等優
遇延線（２２）を介して減算器（２３）に供給されると
共に、供給された信号がバイパスフィルタ（２４）を介
して利得制御アンプ（２５）に供給される。

さらに上述の検証用のエンファシス回路（２）のノンリ
ニア特性回路（１９）からの信号が等優遇延線（２６）
を介して利得制御回路（２７）に供給され、この利得制
御回路（２７）からの信号が利得制御アンプ（２５）に
供給される。この利得制御アンプ（２５）からの信号が
減算器（２３）に供給され、元の信号から減算されて誤
差成分のディエンファシスが行われる。

この誤差成分のディエンファシス回路（３）からの信号
が加算器（２８）に供給されると共に、上述の疑似ディ
エンファシス回路（１）からの信号が等優遇延１ＪＩＡ
（２９）を介して加算器（２８）に供給されて、これら
の信号が加算される。これによって上述の疑似ディエン
ファシス回路（１）で大凡のディエンファシスされた信
号の誤差分が補正される。

さらに実施例においては、上述の検証用のエンファシス
回路（２）及び誤差成分のディエンファシス回路（３）
を含む構成がもう１段（符号に−２を附して示す）縦続
に設けられて誤差分の補正が一層行われるようにされて
いる。そしてこの２段目の回路の加算器（２８−２）か
らの信号が出力端子（３０）に取り出される。

こうしてこのディエンファシス装置によれば、ディエン
ファシス回路（１）の出力信号がエンファシス回路（２
）に供給され、この信号が元の入力信号から減算されて
ディエンファシス回路（１）の誤り量が検出され、この
誤り量を用いてディエンファシス回路（１）の誤りが補
正されるようにしたので、簡単な構成で常に良好なディ
エンファシスを行うことができるものである。

すなわち上述の装置において、検証用のエンファシス回
路（２）におけるノンリニア特性回路（１９）の特性関
数をｆ　（ｘ）とすると、誤差成分のディエンファシス
回路（３）における利得制御アンプ（２５）の利得制御
回路（２７）の制御による特性関数ｈ　（ｘ）は、検証
用のエンファシス回路（２）及び誤差成分のディエンフ
ァシス回路（３）のオーバーオール特性を１にする必要
から、検証用のエンファシス回路（２）の入力をＸとし
た場合に、 （１＋　ｆ　’　（ｘ））　（１−ｈ（ｘ）　）＝また
だし、ｆ′は微分関数を示す。

となり、この式を変形してｈ　（ｘ）を求めと、なお利
得制御回路（２７）の入力をＸとした場合には、ｈ　（
ｘ）の関数は、 となる。

一方、Ｘなる信号をエンファシスしてＥｔａ　（ｘ）を
得て、上述のディエンファシス装置の入力端子（１１）
に供給した場合に、まず疑似ディエンファシス回路（１
）からはｅという誤差を含んでｘ−ｅが得られたとする
。

このｘ−ｅという信号が検証用のエンファシス回路（２
）に供給されると、Ｅｍ（ｘ−ｅ）が得られ、ここでｅ
ζ０とすると、 Ｅｍ　（ｘ　−ｅ　）　−Ｅｍ（ｘ）　　Ｅｍ’　（ｅ
）＝Ｅｍ（ｘ）　　　（１＋　ｆ　′　区））ｅとなり
、さらに誤差成分のディエンファシス回路（３）の入力
信号は Ｅｍ（ｘ）　−（Ｅｍ（ｘ）　−（１＋　ｆ　’　　（
ｘ）　　　）　　ｅ　）＝　（１＋ｆ　’　（ｘ）　　
）　ｅ となる。

さらに利得制御アンプ（２５）の特性関数ｈ　（ｘ）は
、検証用のエンファシス回路（２）の入力信号がｘ−ｅ
となるが、ここでｅ−０とすると、 そしてこの装置において、誤差成分のディエンファシス
回路（３）の出力信号は ＝　ｅ となり、結局このディエンファシス装置の出力信号は （ｘ−ｅ）　十ｅ＝ｘ となって、疑似ディエンファシス回路（１）で大凡のデ
ィエンファシスされた信号の誤差分が補正される。

さらに以下にシミュレーションの結果を示す。

まず第２図は各回路の特性曲線を示し、同図Ａは入力端
子（１１）に供給される信号を形成する例えば２パス構
成のエンファシス装置におけるノンリニア特性回路（検
証用のエンファシス回路（２）におけるノンリニア特性
回路（１９）も同等）の特性関数ｆ（ｘ）、同図Ｂは疑
似ディエンファシス回路（１）におけるノンリニア特性
回路（１５）の特性関数ｇ　（ｘ）、同図Ｃは誤差成分
のディエンファシス回路（３）における利得制御アンプ
（２５）の利得制御回路（２７）の制御による特性関数
ｈ　（ｘ）の特性曲線をそれぞれ示している。

なおそれぞれの曲線は ｆ　（ｘ）　＝　ｔａｎ　−’　（２，９８１０ｘ）で
表されるものである。ただしｈ　（ｘ）は検証用のエン
ファシス回路（２）の入力をＸとした場合である。

そしてこれらの特性関数ｆ　（ｘ）、ｇ　（ｘ）、ｈ　
（ｘ）が用いられることによって、例えば第３図Ａに示
すような元信号が供給された場合に、入力端子（１１）
に供給される信号を形成する２パス構成のエンファシス
装置のバイパスフィルタ（５２）からは同図Ｂに示すよ
うな信号が取り出され、ノンリニア特性回路（５３）か
らは同図Ｃに示すような信号が取り出され、加算器（５
４）からは同図りに示すような信号が取り出される。こ
の信号が入力端子（１１）に供給される。

これに対して、疑似ディエンファシス回路（１）のバイ
パスフィルタ（１４）からは同図Ｅに示すような信号が
取り出され、ノンリニア特性回路（１５）からは同図Ｆ
に示すような信号が取り出され、減算器（１３）からは
同図Ｇに示すような信号が取り出される。

マタ、検証用のエンファシス回路（２）のバイパスフィ
ルタ（ＩＢ）からは同図Ｈに示すような信号が取り出さ
れ、ノンリニア特性回路（１９）からは同図Ｉに示すよ
うな信号が取り出され、加算器（１７）からは同図Ｊに
示すような信号が取り出される。

これによって減算器（２０）からは同図Ｋに示すような
信号が取り出される。

さらに誤差成分のディエンファシス回路（３）バイパス
フィルタ（２４）からは同図りに示すような信号が取り
出され、一方利得制御回路（２７）からは同図Ｍに示す
ような信号が取り出され、これによって利得制御アンプ
（２５）からは同図Ｎに示すような信号が取り出され、
減算器（２３）からは同図Ｏに示すような信号が取り出
される。

従って加算器（２８）からは同図Ｐに示すような、１段
目のディエンファシスの行われた信号が取り出される。

さらに２段目においては、検証用のエンファシス回路（
２−２）のバイパスフィルタ（１８−２）からは同図Ｑ
に示すような信号が取り出され、ノンリニア特性回路（
１９−２）からは同図Ｒに示すような信号が取り出され
、加算器（１７−２）からは同図Ｓに示すような信号が
取り出される。

これによって減算器（２０−２）からは同図工に示すよ
うな信号が取り出される。

さらに誤差成分のディエンファシス回路（３−２）バイ
パスフィルタ（２４−２）からは同図Ｕに示すような信
号が取り出され、一方利得制御回路（２７−２）からは
同図■に示すような信号が取り出され、これによって利
得制御アンプ（２５−２）からは同図Ｗに示すような信
号が取り出され、減算器（２３−２）からは同図Ｘに示
すような信号が取り出される。

従って加算器（２８−２）からは同図Ｙに示すような、
２段目のディエンファシスの行われた信号が取り出され
、この加算器（２８−２）からの信号が出力端子（３０
）に取り出される。

さらに第４図Ａ−Ｃはそれぞれ疑似ディエンファシス回
路（１）の出力信号、及び１段目、２段目のディエンフ
ァシスの行われた信号の残留誤差成分を示したもので、
この図からも明らかなように、出力端子（３０）には残
留誤差成分のほとんど無いディエンファシス信号が取り
出される。

なお上述の装置において、疑似ディエンファシス回路（
１）の構成はノンリニア特性回路（１５）を除いてリニ
ア型の回路としてもよい。また検証用のエンファシス回
路（２）からの利得制御回路（２７）用の信号の取り出
しはノンリニア特性回路（１９）の前段からでもよく、
その場合には利得制御回路（２７）の特性関数は、上述
の検証用のエンファシス回路（２）の入力をＸとした場
合と等しくなる。

さらに誤差成分のディエンファシス回路（３）の構成も
上述の例に限らず、例えば第５図にそれぞれ示すような
構成とすることができる。すなわち同図Ａ、Ｂは２パス
リニア型の構成とした場合であって、この図においてバ
イパスフィルタ（２４）からの信号がリニア型の利得制
御アンプ（２５）となる乗算器（３１）に供給される。

またこの乗算器（３１）とバイパスフィルタ（２４）の
順序は逆でもよい。

また同図Ｃ，Ｄは２バスノンリニア型の構成とした場合
であって、この図においてバイパスフィルタ（２４）か
らの信号が任意のノンリニア特性回路（３２）を介して
減算器（２３）に供給されるようにすると共に、このノ
ンリニア特性回路（３２）に前段の信号に利得制御回路
（２７）からの信号が加算され、後段の信号から利得制
御回路（２７）からの信号が同様のノンリニア特性回路
（３３）で補正された信号が減算される。なおこの構成
においても、ノンリニア特性回路（３２）　（３３）と
バイパスフィルタ（２４）の順序は逆でもよい。

さらに同図Ｅ、Ｆは１パスのフィルタ係数制御型の回路
を示し、Ｅは出力信号同期、Ｆは入力信号同期の場合で
あって、それぞれ図中の（３４）は単位遅延線、（３５
）は係数テーブル、（３６）は乗算器、（３７）は加算
器を示している。

また上述の装置において、バイパスフィルタ等の群遅延
を考慮しなくて良い場合には、等優遇延線（１２）　（
１６）　（２１）　（２２）　（２６）　（２９）は設
けなくてもよい。

さらに上述の装置において、疑似ディエンファシス回路
（１）を疑似エンファシス回路、検証用のエンファシス
回路（２）を検証用のディエンファシス回路、誤差成分
のディエンファシス回路（３）を誤差成分のエンファシ
ス回路とそれぞれすることによって、上述の装置をエン
ファシス装置として構成することもできる。

〔発明の効果〕

この発明によれば、エンファシス／ディエンファシス回
路の出力信号がディエンファシス／エンファシス回路に
供給され、この信号が元の入力信号かう減算されてエン
ファシス／ディエンファシス回路の誤り量が検出され、
この誤り量を用いてエンファシス／ディエンファシス回
路の誤リカ補正されるようにしたので、簡単な構成で常
に良好なエンファシス／ディエンファシスを行うことが
できるようになった。

【図面の簡単な説明】

第１図は本発明によるエンファシス／ディエンファシス
装置の一例の構成図、第２図はその回路の特性図、第３
図は各部の波形図、第４図は残留誤差成分の波形図、第
５図は他の例の構成図、第６図、第７図は従来の装置の
構成図である。 （１）は疑似ディエンファシス回路、（２）は検証用エ
ンファシス回路、（３）は誤差成分のディエンファシス
回路、（１１）は入力端子、（１２）　（１６）　（２
１）　（２２）　（２６）（２９）は等優遇延線、（１
３）　（２０）　（２３）は減算器、（１４）（１８）
　（２４）はバイパスフィルタ、（１５）　（１９）は
ノンリニア特性回路、（１７）　（２８）は加算器、（
２５）は利得制御アンプ、（２７）は利得制御回路、（
３０）は出力端子である。 竹４ｉ図 第２図 ５皮形　園 第３図の１ ：ＪＲ形図 第３図の２ 波形図 第３図の３ 着形園 第３図の！ 浪杉田 第３図の６ 三皮ｆシａ 第３図の７ 従来１１購ハ 第６図 従来の扇バ 第７図 残溜誤ＪＬ５５ｔ：分 第４図 路の槙八 １、事件の表示 ・１を成　２年　特　許　願　第３１４８０２号２、発
明の名称 エンファシス／ディエンファシス装置 ３、補正をする者 事件との関係　　　特許出願人 住　所　東京部品用区北品用６丁目７番３５号名称（２
１８）ソニー株式会社 住　所　東京都新宿区西新宿１丁目８番１号置　０３−
３３４３−５）１２１代　（新田ビル）６、補正により
増加する発明の数 （１）明細書中、第１１頁６〜１９行「すなわち・・・
となる。」とある次のように訂正する。 「すなわち上述の装置において、検証用のエンファシス
回路（２）と誤差成分のディエンファシス回路（３）の
オーバーオールのゲインはＤＣにおいて１であり、又Ｄ
Ｃでない、ある特定の周波数においてもゲインが１とな
ることが必要である。 そこでこの特定の周波数において、検証用のエンファシ
ス回路（２）におけるバイパスフィルタ（１８）および
誤差成分のディエンファシス回路（３）におけるバイパ
スフィルタ（２４）のゲインを各々１とする。そして、
検証用のエンファシス回路（２）におけるノンリニア特
性回路（１９）の特性関数をｆ　（ｘ）とすると、誤差
成分のディエンファシス回路（３）における利得制御ア
ンプ（２５）の利得制御回路（２７）の制御による特性
関数ｈ　（ｘ）は、（１＋ｆ　’　（ｘ））　（１−ｈ
（ｘ）　）＝まただし、ｆ　’　（ｘ）はｄ　ｆ　（ｘ
）／　ｄ　ｘを示す。 となり、この式を変形してｈ　（ｘ）を求めと、ｈ（ｘ
）＝１− １　＋　ｆ　’　　（ｘ） となる。」 以　　上

Claims (1)

1. 【特許請求の範囲】 入力信号を第１のエンファシス／ディエンファシス回路
   に供給し、 この第１のエンファシス／ディエンファシス回路の出力
   信号をディエンファシス／エンファシス回路に供給し、 このディエンファシス／エンファシス回路の出力信号を
   元の上記入力信号から減算して上記第１のエンファシス
   ／ディエンファシス回路の誤り量を検出すると共に、 上記減算出力を第２のエンファシス／ディエンファシス
   回路に供給し、 この第２のエンファシス／ディエンファシス回路の特性
   を上記検出された誤り量を用いて制御し、この制御され
   た上記第２のエンファシス／ディエンファシス回路の出
   力信号を上記第１のエンフアシス／ディエンファシス回
   路の出力信号に加算して上記第１のエンファシス／ディ
   エンファシス回路の誤りを補正するようにしたエンファ
   シス／ディエンファシス装置。